编码器和译码器设计——Verilog HDL

第1关：编码器设计 ——Verilog HDL语言

本关任务：设计一个3位二进制优先编码器。运用Verilog HDL进行设计，完善3位二进制优先编码器的功能描述风格代码，具备组合逻辑电路的设计仿真和测试的能力。

//设计一个输入输出均为高电平有效的3位二进制优先编码器  
//I[7]的优先权最高，I[0]的优先权最低  
module encoder8_3_test(I,Y);  
input [7:0] I;  
output reg [2:0