FPGA——译码器与编码器设计流程

目录

译码器

设计输入（画出设计图）

代码编写（根据上面设计图设计代码）

设计图解析

由以上分析编写代码

功能仿真

编码器

设计输入（画出设计图）

​

代码编写（根据上面设计图设计代码）

功能仿真

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译码器

三线输入控制八位数八种输出

设计输入（画出设计图）

代码编写（根据上面设计图设计代码）

设计图解析

1. a,b,c三个输入信号
2. 三个输入信号通过拼接可生成八种信号
3. 通过拼接的八种信号选择输出信号

由以上分析编写代码

注：模块名必须和项目名称一致否则会有错误

moudule code3_8(a,b,c,out)
    
    input a;
    input b;
    input c;
    
    output [7:0]out;

    reg [7:0]out;

always@(a,b,c)
begin
    case({a,b,c})
       3'b000:out=8'b 0000_0001;//_为占位符，可写可不写
	   3'b001:out=8'b 0000_0010;
	   3'b010:out=8'b 0000_0100;
	   3'b011:out=8'b 0000_1000;
	   3'b100:out=8'b 0001_0000;
	   3'b101:out=8'b 0010_0000;
	   3'b110:out=8'b 0100_0000;
	   3'b111:out=8'b 1000_0000;
    endcase
end      

endmodule

功能仿真

`timescale 1ns/1ns //单位/精度

module code3_8_tb;

	 reg a;       //reg激励信号源，wire观测信号源

	 reg b;
	 
	 reg c;
	 
	 wire [7:0]out;
	 
	 
	 code3_8 u1(  //模块的例化使用
	 .a(a),
	 .b(b),
	 .c(c),
	 .out(out)
	 );
	 
	 initial begin //信号激励的产生
		a=0;b=0;c=0;
		#200;//延迟200ns
		a=0;b=0;c=1;
		#200;//延迟200ns
		a=0;b=1;c=0;
		#200;//延迟200ns
		a=0;b=1;c=1;
		#200;//延迟200ns
		a=1;b=0;c=0;
		#200;//延迟200ns
		a=1;b=0;c=1;
		#200;//延迟200ns
		a=1;b=1;c=0;
		#200;//延迟200ns
		a=1;b=1;c=1;
		#200;//延迟200ns
		$stop; //停止仿真
	end

endmodule 

编码器

八线输入控制三位数八种输出

设计输入（画出设计图）

注：因与译码器相似故不做系统分析

代码编写（根据上面设计图设计代码）

module code8_3(in,out);
	input [7:0]in;//八位输入
	
	output [2:0]out;//三位输出
	
	reg [2:0]out; //寄存器类型定义
	
	always@(*)
	begin
	case(in)//case语句实现编码
		8'b0000_0001 : out = 3'b000;
		8'b0000_0010 : out = 3'b001;
		8'b0000_0100 : out = 3'b010;
		8'b0000_1000 : out = 3'b011;
		8'b0001_0000 : out = 3'b100;
		8'b0010_0000 : out = 3'b101;
		8'b0100_0000 : out = 3'b110;
		8'b1000_0000 : out = 3'b111;
	endcase 
	end
endmodule 

功能仿真

`timescale 1ns/1ns //时间单位/时间精度
module code8_3_tb;
	
	reg [7:0]in;//激励信号定义reg 
	wire [2:0]out;//观测信号定义wire
	
	code8_3 code8_31//模块例化
	(
	.in(in),
	.out(out)
	);
	
	initial //激励信号赋初值
	begin
	in=8'b0000_0001;
	#20;//延时20ns
	in=8'b0000_0010;
	#20;
	in=8'b0000_0100;
	#20;
	in=8'b0000_1000;
	#20;
	in=8'b0001_0000;
	#20;
	in=8'b0010_0000;
	#20;
	in=8'b0100_0000;
	#20;
	in=8'b1000_0000;
	#20;
	$stop;//停止仿真
	end 
endmodule