第四章 时序电路

本文详细介绍了时序电路的构成、分析方法和设计思路,特别讨论了同步和异步电路的区别。计数器作为时序电路的重要应用,包括了二进制同步加法计数器和可逆计数器的设计实例,阐述了计数器的工作原理和状态转换。同时,提到了74LS161和74LS163等实际集成电路的特性和使用方法。

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时序电路

一.概述

时序电路的之前讲到过了,由两个部分构成:

  • 存储当前状态的存储电路——通常由触发器构成;
  • 组合逻辑电路;

那么电路的状态由:当前的输入以及上一个状态共同决定。

那么按照不同的分类标准,可以将时序逻辑电路分为:

  • 根据存储电路的动作特点:也就是存储电路随时间信号的变化规律:
    1. 同步时序电路;
    2. 异步时序电路;
  • 按照输出信号的特点:
    1. 米利(Mealy)型时序电路:现在状态与上一个状态+当前输入有关;
    2. 穆尔(Moore)型时序电路:现在状态只与上一个状态有关;

二.分析方法(具体的例子可以去看书上或者PPT)

在这里插入图片描述

拿到电路,首先可以写出时钟方程、驱动方程、输出方程,输出方程就是输出值表达式,时钟方程就是对于多个触发器的时钟信号表示,驱动方程则是起到一个:建立所用触发器输入端口与时序输入的关系,也就是说:

eg:举个例子,可以用上一个状态Q来表示JK触发器的JK输入端。

同步电路的话,给出初态(默认000…0)然后分析输出、上一状态、CP即可:

在这里插入图片描述

这里注意一下,提出了一个叫做状态转换图的图,跟之前的状态图还是有点区别:

在这里插入图片描述

状态图是:输出状态之间的转换,一般是通过卡诺图来画的——上一个状态到下一个状态。


至于异步的分析方法,时钟方程需要一定改变。此外,需要将异步信号分开考虑,那么对于如下的电路:

在这里插入图片描述

状态转换表写为:

在这里插入图片描述

第一次转换,分开分析:

  • 先分析两个同步的CP0和CP2,发现只有Q0发生了变化,Q2没有变化;
  • 再分析需要看Q0变化的:由于是Q0下降沿才有效,那么该次过程不会产生CP1的变化,所以Q1保持;

第二次转换:

  • 老亚子,分析Q2、Q0:Q2为0,Q0为0;
  • 此时可以看到:Q0从1变成了0,为一个下降沿;

后面的以此类推。

三.时序逻辑的设计方法

在这里插入图片描述

举个例子:

在这里插入图片描述

此题先想一下有多少情况、状态:

  • 最开始:0000;
  • 输入一个1:10000;
  • 连续输入两个1:110000——如果说先输入一个0,再输入一个1:1010000,那其实还是等效于10000,因为此题要求的是连续输入,一旦出现0,判断立马又断开;
  • 联系输入三个1:1110000,当然了再输入一个1,都是输出1,因此该情况等效于输入3个以3个以上的1。

分别计这四种状态为:
s 0 , s 1 , s 2 , s 3 s_0,s_1,s_2,s_3 s0,s1,s2,s3
然后我们知道了各个状态之间的转换方法:

在这里插入图片描述

tips:X/Y格式——X为现态输入,Y为现态输出。

其中s2,s3输入和输出状态都是一样的:11、00,所以可以化简等效:

在这里插入图片描述

随后,选取触发器——这里选择的是JK上升沿有效触发器,并采取同步的方式:

很明显这里是每个状态有2个位,因此就选择两个触发器

在这里插入图片描述

最后写出驱动方程,确定每一个JK触发器的输入段表达式并绘制逻辑图:

在这里插入图片描述

四.计数器

1.计数器概述

计数器就是一种可以根据时钟信号进行计数的功能芯片,是一种Moore型芯片——只与时钟信号也就是上一个状态有关。

计数器有很多种,按照不同分类标准也有很多:进制不同、计数方式不同(加法、减法、可逆)、按照时钟控制(同步和异步)、按开关元件(TTL计数器和CMOS计数器)

计数器的状态图一般都是如下的格式:

在这里插入图片描述

2.设计思路——这里以3位二进制同步计数器举例子

由于是Moore电路设计,因此处理方式比较简便,那么我们只需要利用n个触发器完成其随着CP的变化的状态变化描述就行。

在这里插入图片描述

然后我们设计一个输出作为Carry进位标志。选择同步和JK触发器,并且写出状态变化方程:

对于每一个次态位我们都需要写出其状态方程:

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-LNVyz2V6-1655781291240)(img/image-20220613105033013.png)]

这里有一个问题——关于最后进位输出的设置:

在这里插入图片描述

3.其他计数器

像其他的计数器,比如说:

  • 3位二进制同步减法计数器:只需要将结位(Borrow)改换一下位置即可;
  • 二进制可逆计数器:通过一个输入信号端口来完成对减法或者加法的选择。当然了,也可以选择通过双时钟异步的方式完成对加计数和减技术的隔离;

4.74LS161 74LS163集成二进制同步加法计数器

tips:161与163唯一的区别在于,163要求置零CP为上升沿

在这里插入图片描述

端口介绍:

  • Vcc和接地线就不用多说了,完成供电;
  • CR端口为低电平有效,全称clear,也就是清零;
  • CP接时钟信号;
  • CTp和CTt是两个计算机的工作状态控制端口;
  • D0-D3是并行输入数据端口;
  • CO是进位信号输出端口;
  • Q0-Q4就是计数器状态输出端;

161功能如下:

  • 异步清零:CR=1;
  • 同步并行置数:CR=0,LD=1(load)这一步就是让输出变为输入,这个功能可以决定触发器从哪里开始计数;
  • 同步加法计数:CR=0,LD=0,CTp=CTt=1,传统的加法计数,CTp和CTt就是计数功能的使能交控制端
  • 保持功能:CR=0,LD=0,CTt*CTp=0(两个中至少一个为0):
    1. 如果CTt=0,CO=0;
    2. 如果CTt=1,CO=Q3Q2Q1Q0;

在这里插入图片描述

(tips:这是163的状态,163为同步清零)

5.74LS169计数可逆

在这里插入图片描述

在这里插入图片描述

74163 4 位二进制同步计数器(同步清除) 简要说明 163 为可预置的 4 位二进制同步计数器,共有 54163/74163、54S163/74S163, 54LS163/74LS163 三种线路结构形式。其主要电特性的典型值如下: 型号 fc PD 54163/74163 32MHz 305mW 54S163/74S163 70MHz 475mW 54LS163/74LS163 32MHz 93mW 163 的清除是同步的。当清除端(C __ L _ _ R_ )为低电平时,在时钟端(CLK)上 升沿作用下,才可完成清除功能。 163 的预置是同步的。当置入控制端(L __ O __ A __ D_ )为低电平时,在CLK上升沿 作用下,输出端(QA-QD)与数据输入端(A-B)相一致。对于 54/74163,当 CLK由低至高跳变或跳变前,如果计数控制端(ENP、ENT)为高电平,则L __ O __ A __ D_ 应避免由低至高电平的跳变,而其它两种结构形式无此种限制。 163 的计数是同步的,靠CLK同时加在 4 个触发器上而实现。当ENP和ENT 均为高电平时,在CLK上升沿作用下QA-QD同时变化,从而消除了异步计数器中 出现的计数尖峰。对于 54/74163,只有当CLK为高电平时ENP、ENT才允许由高 至低电平的跳变,而 54S163/74S163,54LS163/74LS163 的ENP、ENT跳变与CLK 无关。 163 有超前进位功能。当计数溢出时,进位端(RCO)输出一个高电平脉冲, 其宽度为 Q0 的高电平部分。 在不外加门电路的情况下,可级联成 N 位同步计数器。 对于 54/74S163,54/74LS163,在CLK出现前,即使ENP、ENT、C __ L _ _ R_ 发生 变化,电路的功能也不受影响。 引出端符号 RCO 进位输出端
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