数字电子技术基础复习总结（下）

前言

之前学数电时，对大多数内容没有深入理解，在接触单片机和微机原理后，欲重温数字电路并加深理解，挑选部分内容或者有意思的小知识点结合博主的理解做记录和总结，若有错误，欢迎读者交流，勘误
主要参考图片来自图书：数字技术基础第六版-阎石
笔记的下半部分重点介绍时序逻辑电路，另外简单介绍施密特触发电路。

时序逻辑电路

时序电路是在有限个状态间按一定规律的变换，因此可以将输入信号和状态变量当作逻辑函数的输入变量处理。

分析方法

1. 写出每个触发器的驱动方程（输入端的逻辑表达）
2. 将特性方程带入每个触发器的驱动方程。
3. 写出输出逻辑表达式。

状态转换分析⭐

状态转换的分析表现形式有很多种，这里以状态转换图，时序图为例：

重点
圈内代表的是触发器组成的状态情况，另外转换线头上的“输入/输出”：输入表示这次变化的输入变量，输出表示上一个状态的输出。对于时序图，主要是后续分析使用。

异步时序电路

与同步时序电路的分析不同的是，确定每个触发器触发信号，并要在电路状态方程中体现出来，例如：

注意，这里的clk_x表示的不是信号，clk=1表示出发沿到达，clk=0表示没有触发沿到达，在电路中，触发端可能与其他的信号网络相连，但不能在状态方程中直接把clk替换为信号（博主理解：触发存在边沿触发，更改为信号线，状态方程是不对的）。

移位寄存器⭐

D触发器构成移位寄存器例子：


附加左，右移控制、数据并行输入、保持、异步（复位）功能的74HC194A：

功能表⭐

拓展成8位移位寄存器：

计数器⭐⭐

计数器可以用于分频，定时，产生脉冲序列等。
根据触发器的翻转是否是同步的，分为同步计数器和异步计数器。

同步计数器

一般使用T触发器：T=1：翻转，T=0：保持。
同步计数器分为两种结构：

1. 控制输入端T的=状态，控制每一位的翻转。
2. 控制时钟信号，控制每一位的翻转。
   利用二进制加法（每一次加1，最低一位一定翻转，其他位：所有较低位触发器均为1，减法规则类似，位数相反即可）规则，使用T触发器构成的4位同步加法计数器：
   
   对应的状态转换图：
   
   Q3,Q2,Q1,Q0端的输出脉冲频率为f0/2，f0/4，f0/8，f0/16，发挥了分频功能。
   同样，加入控制端，同步置零，预置数功能，4位同步二进制计数器74L161。
   
   对应的功能表：
   
   如果使用另一种结构，通过控制时钟引脚来控制每一位的翻转：
   
   集成加/减的16进制计数器74LS191：
   
   功能表：
   

异步计数器

因为后一位触发器的时钟信号来自上一位的输出，所以他们（clk1，clk2和clk0）的触发时间间隔有有一个输出延迟。

任意进制计数器的构成方法：

存在N进制计数器，构造M进制计数器，分以下情况：

1. M<N：通过置零法或者置数法实现跳跃不需要的状态。
2. M>N: 如果N不是素数，例如拆成N=N1N2···，那么构造两个比M小的N1，N2···串起来就可以了。如果是素数，只能用A个触发器的2^A>N个状态，再跳跃状态实现了。
   

M<N 置零法

以同步十进制74160转换成同步6进制为例，置零法。

状态为S_M=0110时，启动异步置位端，使状态回到0000。
注意
对于异步清零，一旦异步端口有效，会立马行使置位或者清零的功能，而对于同步信号端，其有效后，需要在下一个触发时刻才行使触发功能。
所以，参考上面的转换图，对于异步端，我们需要在S_M=0110这一个不稳定态进行异步置零；而对于同步端，我们需要在S_M-1=0101这个稳定态进行置零。
另外，对于异步置零，可能会出现，置零信号极短，触发器只完成了部分置位的情况，导致电路误动作，因此可以加入一个锁存器改进：

M<N 置位法

原理与置零法本质相同，只不过可以通过D进行置位信号的设置。

如下图实线循环所示，在0101同步置位为0000。

但是，前面的两种方法都没有考虑进位输出C，在上面的转换图中，原来的C使通过1001状态译码输出的，在这里，我们更换起始状态和终止状态到上图的虚线循环（起始状态为0000），那么就能实现六进制技术的进位输出了。
那么同步置0的计数器怎么实线6进制的进位输出呢？
这里有一个办法是，画出每个Q的时序图，可以发现，在循环中，Q2的下降沿是与0101状态的消失是唯一对应的，所以可以用Q2端来进位输出。

M>N 置位法

这里假定N可分解，N=N1*N2，我们使用N1，N2进制计数器来拓展成为N进制计数器。主要方法有两种：

1. 串行进位方式：低位片的进位输出→高位片的时钟输入。
   
2. 并行进位方式：低位片的进位输出→高位片的控制输入。
   

移位寄存器构成计数器

分为两类：

1. 环形计数器：反馈信号来自原变量Q。
2. 扭环形计数器：反馈信号包含反变量Q‘。

环形计数器

寄存器首尾相接，形成循环右移：

对应的状态转换图：

注意这里的有效状态是人为挑选的
另外，这里选择的有效循环的每一个状态只存在一个逻辑1，这在后续可能应用到顺序信号的产生。
为了让电路自启动，设计逻辑反馈电路：

扭环形计数器

这里也可以发现，选择的有效循环，每个相邻的状态只发生一位的翻转，这有利于避免竞争-冒险。

顺序脉冲发生器

方法一使用之前的环形移位寄存器构成的计数器的Q端状态就可以构成一个顺序脉冲发生器：

方法二：用计数器和译码器组成顺序脉冲发生器。

使用了一个异步二进制三位计数器一个3-8译码器。
原理容易理解，但是根据时序图：

我们发现，出现了竞争冒险导致的尖峰脉冲信号，原因是使用的计数器状态切换时涉及多个触发器的同时翻转，例如，状态010向001转变时，两个触发器的翻转实际还是存在一先一后，所以可能出现极短的000状态，而这个状态的就导致了P0输出的第一个尖峰脉冲。
解决办法：选通脉冲：

将两个CLK中加入一个非门，于是，译码器在时钟周期低电平工作，而时钟周期高电平期间足够长，已经完成所有触发器的翻转，是一个稳定状态，这样得到的时序图中Q不会出现尖峰脉冲了。
不过，这样的处理导致输出状态滞后了半个时钟周期。

序列信号发生器

序列信号指一组串行的数字信号。
两种方法：

方法1：计数器和数据选择器

计数器输出结果作为数据选择器的地址，因为计数器从000顺序加到111，所以按顺序从1到7顺序输出D’。即输出串行信号00010111。

方法2：带反馈电路的移位寄存器

根据移位寄存器的状态转换图，做出输入的卡诺图，化简后完成反馈逻辑电路，最后一级输出序列信号 。

时序逻辑电路设计⭐⭐⭐

1. 逻辑抽象：确定输入变量，输出变量以及电路的状态数。
2. 列状态转换表：建议第一列内容为状态，列头为输入量，表格内容为次态和输出变量。状态化简：如果发现在相同的输入情况下，次态相同，那么说明这两个状态时等效状态，是可以合并，或者说替换的。
3. 画状态转换图：注意“××/××”标识不可能存在的情况，或者无关的情况作为约束项。
4. 卡诺图化简：卡诺图行/列分别为状态/输入，内容为“ 次态/输出”，作出总卡诺图。
5. 选定触发器，求状态方程，驱动方程和输出方程：根据上面的卡诺图，根据每一个变量的卡诺图进行化简：Q0‘，Q1’···，输出的逻辑表达式（这里可以用约束项×进行化简），根据状态数数目确定触发器个数，选定触发器类型，从逻辑表达式中凑触发器的驱动形式，得到驱动方程。

时序逻辑电路的自启动设计

其实在上面的总卡诺图中，约束项××···，在化简时被圈在化简圈内或者外预示着制定了无效状态的次态，我们只需要将×××···换成有效状态循环中的一个状态就可以了。

施密特触发电路

两个工作特性：

1. 输入转换电平V_-，V₊不同。
2. 电路内部的正反馈使三极管快速饱和，因此输出电压波形变得陡峭。

结构和工作原理

施密特电路本质是一个共发射极 电阻耦合 的 两级正反馈放大器。R1≠R2导致输入转换电平不同。

电压传输特性

施密特触发器电路输出的低电平并不能直接用于逻辑电路低电平，需要转换为标准逻辑低电平。
顺便提一下CMOS的噪声容限
一般规定，最高低电平输出电压为V_SS+0.1V，最低高电平输出电压为V_DD-0.1V，输入信号的高，低电平输入变化量为30%V_DD。

下图使TTL电路集成的施密特触发电路7413，在集成电路中被归类为与非门：

二极管与门实线与逻辑。
输出电路左半部分为一个倒向级，实现非逻辑，右半部分是一个推挽输出。