题目
使用SystemVerilog语言,完成一个五级流水线MIPS处理器设计。
要求支持下列指令:
必须:lw、sw、beq、addi、add、sub、and、or、slt
可选:bne、andi、ori、xor、lui、sll、srl、sra、jr、jal
解决方案
本解决方案参考@Hellsegamosken的 [SystemVerilog] MIPS架构下的五级流水线CPU设计,并在其基础上进行修改
本项目全部代码已经上传至GitHub
使用SystemVerilog语言,完成一个五级流水线MIPS处理器设计。
要求支持下列指令:
必须:lw、sw、beq、addi、add、sub、and、or、slt
可选:bne、andi、ori、xor、lui、sll、srl、sra、jr、jal
本解决方案参考@Hellsegamosken的 [SystemVerilog] MIPS架构下的五级流水线CPU设计,并在其基础上进行修改
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