数字逻辑大作业：FPGA数字钟实验

最新推荐文章于 2024-06-24 12:00:00 发布
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分类专栏： 大作业 文章标签： fpga开发 课程设计
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本文链接：https://blog.csdn.net/Lane0218/article/details/135925633
版权

题目

使用SystemVerilog实现一个数字钟。
要求：
（1）能够显示时分秒；
（2）能够设置开始时间；
（3）使用你自己的7段数码管显示译码电路实现；
（4）可以使用动态显示方法实现；
（5）依据实现的其他附加功能，酌情加分：秒表、倒计时、闹钟…
（6）需要在Basys3 FPGA开发板上实现

解决方案

本解决方案参考@Hellsegamosken的[SystemVerilog] 基于 FPGA 的数字钟设计，并在其基础上进行修改。

clock.sv

module clock
    (
    input logic clk_pre,TU, TL, TC, TD,TR,
	input logic T1, T2, T3, T4, T15, T16,
	output logic [10:0] segments,
	output logic alarm_light, down_light,ontime_light
    );

// Control signals for different modes
logic mode1, mode2, mode3, mode4;
// Display variables for digits A and B
logic [3:0] disp_A0, disp_A1, disp_B0, disp_B1;
// Clock variables
logic [3:0] h0 = 4'b0000, h1 = 4'b0000, m0 = 4'b0000, m1 = 4'b0000, s0 = 4'b0000, s1 = 4'b0000; 
// Alarm variables
logic [3:0] ah0 = 4'b0000, ah1 = 4'b0000, am0 = 4'b0000, am1 = 4'b0000, as0 = 4'b0000, as1 = 4'b0000; 
// Countdown variables
logic [3:0] dh0 = 4'b0000, dh1 = 4'b0000, dm0 = 4'b0000, dm1 = 4'b0000, ds0 = 4'b0000, ds1 = 4'b0000;
// Stopwatch variables
logic [3:0] ch0 = 4'b0000, ch1 = 4'b0000, cm0 = 4'b0000, cm1 = 4'b0000, cs0 = 4'b0000, cs1 = 4'b0000; 
integer disp_pos = 0,set_pos = 0;
logic clk_sec = 1'b0, clk_centi = 1'b0, clk_disp = 1'b0;

// Enumeration for different modes
typedef enum integer {MAIN, ALARM, COUNT, DOWN,ONTIME} ModeType;
// Enumeration for display control
typedef enum logic {LOW, HIGH} DispType;
// Enumeration for hand control
typedef enum logic {OFF, ON} HandType;
ModeType mode = MAIN;
DispType DISP = LOW;
logic hand = OFF;
integer alarm_time = 0, down_time = 0,ontime_time=0;
logic down_sig = 1'b1, alarm_sig = 1'b1, ontime_sig = 1'b1, counting = 1'b0;

// Control module
// Temporary variables to handle button debouncing
logic tmpU1, tmpU2, tmpU3, UP;
logic tmpL1, tmpL2, tmpL3, LEFT;
logic tmpR1, tmpR2, tmpR3, RIGHT;
logic tmpC1, tmpC2, tmpC3, CENTER;
logic tmpD1, tmpD2, tmpD3, RESET;
// Eliminate button debounce
always_ff @ (posedge clk_centi) begin 
	tmpU3 <= tmpU2;
	tmpU2 <= tmpU1;
	tmpU1 <= TU;

	tmpL3 <= tmpL2;
	tmpL2 <= tmpL1;
	tmpL1 <= TL;

	tmpR3 <= tmpR2;
	tmpR2 <= tmpR1;
	tmpR1 <= TR;

	tmpC3 <= tmpC2;
	tmpC2 <= tmpC1;
	tmpC1 <= TC;

	tmpD3 <= tmpD2;
	tmpD2 <= tmpD1;
	tmpD1 <= TD;
end

// Decode input signals to determine current mode and other information
always_comb begin
	if (T16) hand = ON;
	else hand = OFF;
	
	if (T1) begin mode = ALARM; {mode1, mode2, mode3, mode4} = 4'b1000; end
	else if (T2) begin mode = COUNT; {mode1, mode2, mode3, mode4} = 4'b0100; end
	else if (T3) begin mode = DOWN; {mode1, mode2, mode3, mode4} = 4'b0010; end
	else if (T4) begin mode = ONTIME; {mode1, mode2, mode3, mode4} = 4'b0000; end
	else begin  mode = MAIN; {mode1, mode2, mode3, mode4} = 4'b0000; end

	if (T15) DISP = HIGH;
	else DISP = LOW;

	UP = tmpU1 & tmpU2 & tmpU3;
	LEFT = tmpL1 & tmpL2 & tmpL3;
	RIGHT = tmpR1 & tmpR2 & tmpR3;
	CENTER = tmpC1 & tmpC2 & tmpC3;
	RESET = tmpD1 & tmpD2 & tmpD3;
end

// Main logic to handle clock/stopwatch increment and time settings
integer cnt_sec = 0, cnt_centi = 0, cnt_disp = 0, cnt_flip = 0;
// logic clk_sec = 1'b0, clk_centi = 1'b0, clk_disp = 1'b0;
logic flip = 1'b1;
logic jw_d = 1'b0, jw_m = 1'b0, jw_y = 1'b0;
logic prehand = 1'b0, preleft = 1'b0,preright = 1'b0, preup = 1'b0, predown_sig = 1'b0, prealarm_sig = 1'b0, preontime_sig = 1'b0, precenter, prereset;

always_ff @ (posedge clk_pre) begin
	cnt_sec <= cnt_sec + 1;
	cnt_centi <= cnt_centi + 1;
	cnt_disp <= cnt_disp + 1;
	cnt_flip <= cnt_flip + 1;
	prehand <= hand;
	preleft <= LEFT;
	preright <= RIGHT;
	preup <= UP;
	precenter <= CENTER;
	prereset <= RESET;

    // || !preleft && LEFT
	if (!prehand && hand ) begin
		cnt_flip <= 0;
		flip <= 1'b1;
	end
	else if (cnt_flip == 50000000) begin
		cnt_flip <= 0;
		flip = 1'b1 ^ flip;
	end
	if (cnt_sec == 100000000) begin
		cnt_sec <= 0;
		clk_sec <= 1'b1;
	end
	else clk_sec <= 1'b0;

	if (cnt_centi == 1000000) begin
		cnt_centi <= 0;
		clk_centi <= 1'b1;
	end
	else clk_centi <= 1'b0;
	
	if (cnt_disp == 100000) begin
		cnt_disp <= 0;
		clk_disp <= 1'b1;
	end
	else clk_disp <= 1'b0;
	

	// count down
	if (clk_centi) begin
		if (!(mode == COUNT && hand) && counting) begin
			if (cs0 == 9) begin
				if (cs1 == 9) begin
					if (cm0 == 9) begin
						if (cm1 == 5) begin
							if (ch0 == 9) begin
								if (ch1 == 5) begin
									{cs0, cs1, cm0, cm1, ch0, ch1} = 24'd0;
								end
								else ch1 <= ch1 + 1;
								ch0 <= 0;
							end
							else ch0 <= ch0 + 1;
							cm1 <= 0;
						end
						else cm1 <= cm1 + 1;
						cm0 <= 0;
					end
					else cm0 <= cm0 + 1;
					cs1 <= 0;
				end
				else cs1 <= cs1 + 1;
				cs0 <= 0;
			end
			else cs0 <= cs0 + 1;
		end
	end

	if (clk_sec) begin
		if (alarm_time != 0) alarm_time <= alarm_time - 1;
		if (down_time != 0) down_time <= down_time - 1;
		// Primary clock increment
		if (!(mode == MAIN && hand)) begin
			if (s0 == 9) begin
				if (s1 == 5) begin
					if (m0 == 9) begin
						if (m1 == 5) begin
							if (h0 == 3 && h1 == 2) begin 
								{s0, s1, m0, m1, h0, h1} <= 24'd0;
								jw_d <= 1'b1;
							end
							else if (h0 == 9) begin
								h0 <= 4'd0;
								h1 <= h1 + 1;
							end
							else h0 <= h0 + 1;
							m1 <= 0;
						end
						else m1 <= m1 + 1;
						m0 <= 0;
					end
					else m0 <= m0 + 1;
					s1 <= 0;
				end
				else s1 <= s1 + 1;
				s0 <= 0;
			end
			else s0 <= s0 + 1;
		end
		// Countdown increment
		if (!(mode == DOWN && hand)) begin 
			if (!(ds0 == 0 && ds1 == 0 && dm0 == 0 && dm1 == 0 && dh0 == 0 && dh1 == 0)) begin
				if (ds0 == 0) begin
					if (ds1 == 0) begin
						if (dm0 == 0) begin
							if (dm1 == 0) begin
								if (dh0 == 0) begin
									dh1 <= dh1 - 1;
								end
								else dh0 <= dh0 - 1;
								dm1 <= 9;
							end
							else dm1 <= dm1 - 1;
							dm0 <= 9;
						end
						else dm0 <= dm0 - 1;
						ds1 <= 9;
					end
					else ds1 <= ds1 - 1;
					ds0 <= 9;
				end
				else ds0 <= ds0 - 1;
			end
		end
	end

	// Action display module, cyclic display position
	if (clk_disp) begin 
		case (disp_pos)
			0: disp_pos <= 1;
			1: disp_pos <= 2;
			2: disp_pos <= 3;
			3: disp_pos <= 0;
		endcase
	end

	// Set Time Module
	if (!preup && UP) begin
		if (mode == MAIN && hand) begin //set clock
			if (DISP == LOW) begin
				case (set_pos)
					0: begin if (s0 == 9) s0 <= 0; else s0 <= s0 + 1; end
					1: begin if (s1 == 5) s1 <= 0; else s1 <= s1 + 1; end
					2: begin if (m0 == 9) m0 <= 0; else m0 <= m0 + 1; end
					3: begin if (m1 == 5) m1 <= 0; else m1 <= m1 + 1; end
				endcase
			end
			else begin
				case (set_pos)
					0: begin if (m0 == 9) m0 <= 0; else m0 <= m0 + 1; end
					1: begin if (m1 == 9) m1 <= 0; else m1 <= m1 + 1; end
					2: begin if (h0 == 9 || h0 == 3 && h1 == 2) h0 <= 0; else h0 <= h0 + 1; end
					3: begin if (h1 == 2) h1 <= 0; else h1 <= h1 + 1; end
				endcase
			end
		end
		if (mode == ALARM && hand) begin //set alarm
			if (DISP == LOW) begin
				case (set_pos)
					0: begin if (as0 == 9) as0 <= 0; else as0 <= as0 + 1; end
					1: begin if (as1 == 5) as1 <= 0; else as1 <= as1 + 1; end
					2: begin if (am0 == 9) am0 <= 0; else am0 <= am0 + 1; end
					3: begin if (am1 == 5) am1 <= 0; else am1 <= am1 + 1; end
				endcase
			end
			else begin
				case (set_pos)
					0: begin if (am0 == 9) am0 <= 0; else am0 <= am0 + 1; end
					1: begin if (am1 == 9) am1 <= 0; else am1 <= am1 + 1; end
					2: begin if (ah0 == 9 || ah0 == 3 && ah1 == 2) ah0 <= 0; else ah0 <= ah0 + 1; end
					3: begin if (ah1 == 2) ah1 <= 0; else ah1 <= ah1 + 1; end
				endcase
			end
		end
		if (mode == DOWN && hand) begin // set count_down
			if (DISP == LOW) begin
				case (set_pos)
					0: begin if (ds0 == 9) ds0 <= 0; else ds0 <= ds0 + 1; end
					1: begin if (ds1 == 5) ds1 <= 0; else ds1 <= ds1 + 1; end
					2: begin if (dm0 == 9) dm0 <= 0; else dm0 <= dm0 + 1; end
					3: begin if (dm1 == 5) dm1 <= 0; else dm1 <= dm1 + 1; end
				endcase
			end
			else begin
				case (set_pos)
					0: begin if (dm0 == 9) dm0 <= 0; else dm0 <= dm0 + 1; end
					1: begin if (dm1 == 9) dm1 <= 0; else dm1 <= dm1 + 1; end
					2: begin if (dh0 == 9 || dh0 == 3 && dh1 == 2) dh0 <= 0; else dh0 <= dh0 + 1; end
					3: begin if (dh1 == 2) dh1 <= 0; else dh1 <= dh1 + 1; end
				endcase
			end
		end
	end

	// reset
	if (!prereset && RESET) begin
		case (mode) 
			COUNT: {cs0, cs1, cm0, cm1, ch0, ch1} <= 24'd0;
			MAIN: {s0, s1, m0, m1, h0, h1} <= 24'd0;
			ALARM: {as0, as1, am0, am1, ah0, ah1} <= 24'd0;
			DOWN: {ds0, ds1, dm0, dm1, dh0, dh1} <= 24'd0;
		endcase
	end

	// Start timing/Stop timing
	if (!precenter && CENTER) begin
		if (mode == COUNT) begin
			counting <= 1'b1 ^ counting;
		end
	end

	// Reset the timer, lights on for 5s
	if (ds0 == 0 && ds1 == 0 && dm0 == 0 && dm1 == 0 && dh0 == 0 && dh1 == 0) begin
		down_sig <= 1'b1;
		if (!down_sig) down_time <= 5;
	end
	else down_sig <= 1'b0;

	// Alarm goes off, lights on for 5s
	if (s0 == as0 && s1 == as1 && m0 == am0 && m1 == am1 && h0 == ah0 && h1 == ah1) begin
		alarm_sig <= 1'b1;
		if (!alarm_sig) alarm_time <= 5;
	end
	else alarm_sig <= 1'b0;

	// Hourly chime, lights on for 5s
	if (s0 == as0 && s1 == as1 && m0 == am0 && m1 == am1) begin
		ontime_sig <= 1'b1;
		if (!ontime_sig) ontime_time <= 5;
	end
	else ontime_sig <= 1'b0;

    if (clk_sec) begin
        if (ontime_time>0)
            ontime_time<=ontime_time-1;
    end
end


// Set the modification position in hand mode
// integer set_pos = 0;
always_ff @ (posedge LEFT or posedge RIGHT) begin
	if (hand == ON) begin
		if(LEFT) begin
			if (set_pos == 3) set_pos <= 0;
			else set_pos <= set_pos + 1;
		end
		else if(RIGHT) begin
			if (set_pos == 0) set_pos <= 3;
			else set_pos <= set_pos - 1;
		end
		else
			set_pos <= set_pos;
	end
end
// Display module

// Select the appropriate display content based on the current mode
always_comb begin 
	case (mode)
		MAIN:
			if (DISP == LOW) begin disp_A0 = m0; disp_A1 = m1; disp_B0 = s0; disp_B1 = s1; end
			else begin disp_A0 = h0; disp_A1 = h1; disp_B0 = m0; disp_B1 = m1; end
		ONTIME:
			if (DISP == LOW) begin disp_A0 = m0; disp_A1 = m1; disp_B0 = s0; disp_B1 = s1; end
			else begin disp_A0 = h0; disp_A1 = h1; disp_B0 = m0; disp_B1 = m1; end
		ALARM: 
			if (DISP == LOW) begin disp_A0 = am0; disp_A1 = am1; disp_B0 = as0; disp_B1 = as1; end
			else begin disp_A0 = ah0; disp_A1 = ah1; disp_B0 = am0; disp_B1 = am1; end
		COUNT:
			if (DISP == LOW) begin disp_A0 = cm0; disp_A1 = cm1; disp_B0 = cs0; disp_B1 = cs1; end
			else begin disp_A0 = ch0; disp_A1 = ch1; disp_B0 = cm0; disp_B1 = cm1; end
		DOWN:
			if (DISP == LOW) begin disp_A0 = dm0; disp_A1 = dm1; disp_B0 = ds0; disp_B1 = ds1; end
			else begin disp_A0 = dh0; disp_A1 = dh1; disp_B0 = dm0; disp_B1 = dm1; end
	endcase
end

// Display based on disp_pos
// integer disp_pos = 0;
logic [3:0] disp_number;
always_comb begin 
	case (disp_pos)
		0: begin segments[10:7] = 4'b1110; disp_number = disp_B0; end
		1: begin segments[10:7] = 4'b1101; disp_number = disp_B1; end
		2: begin segments[10:7] = 4'b1011; disp_number = disp_A0; end
		3: begin segments[10:7] = 4'b0111; disp_number = disp_A1; end
		default: begin segments[10:7] = 4'b0000; disp_number = 0; end
	endcase
	if (hand && disp_pos == set_pos && flip) begin
		segments[6:0] = 7'b1111111;
	end
	else begin
		case (disp_number)
			4'd0: segments[6:0] = 7'b0000001;
			4'd1: segments[6:0] = 7'b1001111;
			4'd2: segments[6:0] = 7'b0010010;
			4'd3: segments[6:0] = 7'b0000110;
			4'd4: segments[6:0] = 7'b1001100;
			4'd5: segments[6:0] = 7'b0100100;
			4'd6: segments[6:0] = 7'b0100000;
			4'd7: segments[6:0] = 7'b0001111;
			4'd8: segments[6:0] = 7'b0000000;
			4'd9: segments[6:0] = 7'b0000100;
			default: segments[6:0] = 7'b1111111;
		endcase
	end
end

// Control the lights for alarm and countdown timer
always_comb begin
	if (alarm_time != 0) alarm_light = 1'b1;
	else alarm_light = 1'b0;

	if (down_time == 0) down_light = 1'b0;
	else down_light = 1'b1;

	if (ontime_time == 0) ontime_light = 1'b0;
	else ontime_light = 1'b1;
end

endmodule

clock_con.xdc

set_property PACKAGE_PIN E19 [get_ports {alarm_light}]
set_property PACKAGE_PIN V19 [get_ports {down_light}]
set_property PACKAGE_PIN W18 [get_ports {ontime_light}]

set_property PACKAGE_PIN W5 [get_ports {clk_pre}]
set_property PACKAGE_PIN V16 [get_ports {T1}]
set_property PACKAGE_PIN W16 [get_ports {T2}]
set_property PACKAGE_PIN W17 [get_ports {T3}]
set_property PACKAGE_PIN W15 [get_ports {T4}]
set_property PACKAGE_PIN V15 [get_ports {T15}]
set_property PACKAGE_PIN W14 [get_ports {T16}]

set_property PACKAGE_PIN T18 [get_ports {TU}]
set_property PACKAGE_PIN W19 [get_ports {TL}]
set_property PACKAGE_PIN U18 [get_ports {TC}]
set_property PACKAGE_PIN U17 [get_ports {TD}]
set_property PACKAGE_PIN T17 [get_ports {TR}]

set_property PACKAGE_PIN U7 [get_ports {segments[0]}]
set_property PACKAGE_PIN V5 [get_ports {segments[1]}]
set_property PACKAGE_PIN U5 [get_ports {segments[2]}]
set_property PACKAGE_PIN V8 [get_ports {segments[3]}]
set_property PACKAGE_PIN U8 [get_ports {segments[4]}]
set_property PACKAGE_PIN W6 [get_ports {segments[5]}]
set_property PACKAGE_PIN W7 [get_ports {segments[6]}]

set_property PACKAGE_PIN V7 [get_ports {segments[9]}]

set_property PACKAGE_PIN U2 [get_ports {segments[7]}]
set_property PACKAGE_PIN U4 [get_ports {segments[8]}]
set_property PACKAGE_PIN V4 [get_ports {segments[9]}]
set_property PACKAGE_PIN W4 [get_ports {segments[10]}]

set_property IOSTANDARD LVCMOS33 [get_ports {clk_pre}]
set_property IOSTANDARD LVCMOS33 [get_ports {T1}]
set_property IOSTANDARD LVCMOS33 [get_ports {T2}]
set_property IOSTANDARD LVCMOS33 [get_ports {T3}]
set_property IOSTANDARD LVCMOS33 [get_ports {T4}]
set_property IOSTANDARD LVCMOS33 [get_ports {T15}]
set_property IOSTANDARD LVCMOS33 [get_ports {T16}]

set_property IOSTANDARD LVCMOS33 [get_ports {TU}]
set_property IOSTANDARD LVCMOS33 [get_ports {TL}]
set_property IOSTANDARD LVCMOS33 [get_ports {TC}]
set_property IOSTANDARD LVCMOS33 [get_ports {TD}]
set_property IOSTANDARD LVCMOS33 [get_ports {TR}]

set_property IOSTANDARD LVCMOS33 [get_ports {alarm_light}]
set_property IOSTANDARD LVCMOS33 [get_ports {down_light}]
set_property IOSTANDARD LVCMOS33 [get_ports {ontime_light}]

set_property IOSTANDARD LVCMOS33 [get_ports {segments[0]}]
set_property IOSTANDARD LVCMOS33 [get_ports {segments[1]}]
set_property IOSTANDARD LVCMOS33 [get_ports {segments[2]}]
set_property IOSTANDARD LVCMOS33 [get_ports {segments[3]}]
set_property IOSTANDARD LVCMOS33 [get_ports {segments[4]}]
set_property IOSTANDARD LVCMOS33 [get_ports {segments[5]}]
set_property IOSTANDARD LVCMOS33 [get_ports {segments[6]}]

set_property IOSTANDARD LVCMOS33 [get_ports {segments[7]}]
set_property IOSTANDARD LVCMOS33 [get_ports {segments[8]}]
set_property IOSTANDARD LVCMOS33 [get_ports {segments[9]}]
set_property IOSTANDARD LVCMOS33 [get_ports {segments[10]}]

test.tcl

此文件是为了解决Vivido中的管脚约束错误，具体使用方法参考VIVADO中关于管脚约束错误

set_property SEVERITY {Warning} [get_drc_checks NSTD-1]
set_property SEVERITY {Warning} [get_drc_checks UCIO-1]
set_property SEVERITY {Warning} [get_drc_checks RTSTAT-1]

数字钟说明书

在这里插入图片描述

Lane0218
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基于FPGA的数字电路大作业
06-19
通过一个学期的数字电子技术的学习，我掌握了很多原理和一些芯片的用法。懂了一些理论知识也就渴望通过一些实践的机会来验证理论。对于这次数电实验大作业 用了四个按键从左到右分别对应四位二进制低位到高位。输入四位二进制，代码里进行进制转换显示在单位晶体管上。我设置初始化密码为5，即输入为1010时锁为打开，显示为p10的灯为亮，如果摁键是错误的，p10的灯显示为灭，与此同时蜂鸣器以我分频后的频率响。
【FPGA】综合设计练习题目
Akiiiira的博客
12-12 1467
这是作者这学期上的数电实验期末大作业的题目，综合性还是十分强的，根据组号作者是需要做“4、篮球比赛计分器”，相关代码会在之后一篇发出来，这篇文章用于记录练习题目，说不定以后有兴趣或者有时间了回来做做。
数字逻辑-数字钟——沐雨先生
Movrain的博客
03-15 1644
数字逻辑-数字钟
实战训练29 多功能数字钟_fpga_数字钟verilog_
09-29
在FPGA数字钟的设计中，有几个关键知识点： 1. **计数器设计**：数字钟的核心部分是计时器，它通常由多个计数器组成，如秒计数器、分钟计数器和小时计数器。这些计数器在时钟脉冲的驱动下递增，实现时间的精确测量...
MyLATCHS_数字逻辑_verilog_实验作业_
10-04
在本次的实验任务中，你将深入学习和实践数字逻辑设计，特别是利用Verilog HDL（硬件描述语言）来设计和验证一个锁存器。Verilog是电子设计自动化（EDA）领域广泛使用的语言，用于描述数字系统，包括集成电路、微...
西安电子科技大学DSPFPGA实验大作业.doc
02-27
西安电子科技大学DSPFPGA实验大作业.doc
EDA课程设计期末大作业——基于FPGA的数字频率计设计.rar
06-05
《基于FPGA的数字频率计设计》 本科时候的EDA课程期末大作业，内含完整报告，代码，PCB和原理图，压缩包是我完整提交给老师的部分。 *利用QuartusII开发软件，使用Verilog 程序编写。 频率计的核心测频模块采用了基于 FPGA 大规模可编程逻辑器件的 EDA 设计技术，依据自上而下的设计方法，将测频模块按照实现功能的不同划分成了多个子模块，用 Verilog 程序实现了每个子模块的功能，最后通过顶层设计文件中的元件例化语句将各个模块连接起来形成了测频模块的完整 Verilog 程序设计。 可以参考
FPGA数字系统设计作业
06-21
关于冒泡法排序的verilog实现,verilog HDL 高级数字设计上的题目
数字逻辑课程设计（数字钟的设计）
01-03
任务和要求：系统具有显示时、分、秒的功能；系统具有较时功能；系统具有整点报时功能。 1)时钟计数： 秒——60进制BCD码计数； 分钟——60进制BCD码计数; 时——24进制BCD码计数。 2）通过使能控制端使整个计数器有清零、调时、调分功能； 3）蜂鸣器在整点时有报警驱动信号产生。
实验12_数字逻辑_verilog_实验作业_
10-03
本实验“实验12_数字逻辑_verilog_实验作业_”主要关注使用Verilog实现基础的数字逻辑功能，特别是设计一个Clock时钟。 数字逻辑是电子工程的基础，它涉及二进制数系统、基本逻辑门（如与门、或门、非门、异或门等...
FPGA课程大作业.doc
07-16
总的来说，这份FPGA课程大作业涵盖了数字逻辑设计的基础，包括基本的逻辑门、组合逻辑电路、时序电路、状态机以及数字编码等概念，是理解FPGA设计的重要实践。通过这样的实验，学生可以深入理解数字系统设计的原理，...
FPGA工程应用开发-基于FPGA的时钟秒表.zip
06-02
在FPGA中，时钟是所有数字逻辑的基础，它决定了系统的速度和精度。时钟信号通常由外部晶振提供，然后经过PLL（Phase-Locked Loop）锁定并分频得到各种工作频率。在秒表设计中，需要一个精确的时钟源来驱动计数器，以...
XDU软工学院选修FPGA作业实验大作业汇总及指南
weixin_52552833的博客
07-07 333
实验要挨个验收（注意组队是共用一个板子，因为学校板子有限，并不是一个组共同完成实验，所以有能力的同学建议不要和太多人组队，不然轮着用板子每次都要做到很晚，还有的人明明做的有问题就是一直占着板子不愿意重做，没能力的同学建议找一个愿意帮你做实验的大佬组队，比如我们组当时的四个人的实验基本都是一个人做的，因为他着急收板子走，有的组就不太团结看你做的太慢就直接走了）（大作业已知老师会亲自看，但我自己写的比较少的只得了良好，同组买大佬学长的写了将近20页半个班交的同一份的得了优秀）
FPGA实现多功能闹钟：数字逻辑与EDA实验
"这篇文档是关于数字逻辑与EDA课程的实验报告，主要任务是使用FPGA实现一个具备多种功能的闹钟，包括正常时间显示、闹钟时间显示、整点报时、计时、定时、校时以及响铃。实验中涉及到的硬件设备包括拨动开关、按键和...
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