2021-02-23

通常，Vivado的时序报告由四部分构成。第一部分是总结（Summary）。在这部分可以看到时序路径的总体状况。如下图所示。

标记①为Slack，若其为负，则表明时序未收敛。标记②可帮助确定发送时钟和接收时钟，并可获知时钟周期，进而可判定该路径是否为跨时钟域路径。结合标记④可进一步判断Requirement是否合理。例如，对于单时钟域下的路径，Requirement通常为一个时钟周期；对于跨时钟域路径，Requirement数值会有所变化，但如果数值为0.1，显然是不合理的。标记③显示了路径类型，是Setup还是Hold。标记⑤显示了数据路径延迟。该延迟由两部分构成：逻辑延迟和布线延迟。这两个延迟占总延迟的百分比可用于判断两者对总延迟的贡献。例如，对于违例路径，若布线延迟超过50%，说明该延迟是导致时序不能收敛的主要因素，因此可围绕降低布线延迟这一靶心达到时序收敛。标记⑥显示了逻辑级数以及逻辑级数的构成，据此可判断逻辑级数是否过高。标记⑦显示了Clock Skew，当其绝对值超过500ps时，应引起关注。标记⑧显示了Clock Uncertainty，当该数值超过100ps时，应引起关注。

时序报告的第二部分为源时钟也就是发送时钟路径报告。这部分显示了源时钟路径的组成单元，如下图所示。由图中的标记①至标记⑧可看出，时钟由管脚sysClk进入，经IBUF输出到MMCM，之后由MMCM的端口CLKOUT5输出，该端口连接BUFG进入全局时钟网络。标记⑨显示了源时钟的“落脚点”，也就是时序路径的起点。在这部分，需要注意时钟路径是否“干净”，例如，出现BUFG级联，则说明时钟路径不“干净”。

时序报告的第三部分为数据路径报告，如图所示。标记①为数据路径的起点逻辑单元，也是该时序路径的起点逻辑单元，对应逻辑延迟为0.348，结合标记③的逻辑延迟0.053，可得总的逻辑延迟为0.401，与图中的标记⑤相对应。标记②和标记④为布线延迟，两者之和为4.447ns，与图中的标记⑤相对应。标记⑥与标记⑤对应数字相加为标记⑦对应数字；标记⑦与标记③对应数字相加为标记⑧对应数字。最终获得Arrival Time，为标记⑨对应数字。

 

时序报告的第四部分为目的时钟也就是接收时钟（捕获时钟）路径报告，如图所示。标记①到标记⑦串联起来即为完整的时钟链路，可用于检查时钟网络是否“干净”。最终获得Required Time，对应标记⑧中的数字7.209。该数字与图中的Arrival Time相减，即可获得Slack，与图中标记①的数字相对应。

对于SSI器件中的跨die路径，在时序报告的Summary中会有一行Inter-SLR Compensation，如图所示。同时在数据路径或者时钟路径中会显示跨die标记，如图中的SLR Crossing[0->1]，表明这个net是从SLR0到SLR1。