双die设计注意事项

1.跨die路径尽可能减少，跨die两边信号都必须为寄存器类型，最好使用多级寄存器，打拍寄存器约束到临近die的clock region；

2.时钟clock，Reset信号尽量不要跨die，跨die会增加时钟skew；

3.尽量保持数据流单向，边界附近画跨die Pblock；

4.跨die路径时钟频率最高550MHz；

5.时钟clock，reset不建议使用set max_fanout;