本文介绍了如何使用Vivado的report_design_analysis工具进行时序分析，以解决路径最大时钟约束问题。通过分析最差的50条setup timing path，尤其是关注逻辑延时和线延时，指导时序优化策略。当逻辑延时较长时，建议通过修改代码，增加寄存器来减少逻辑级数，以达到时序收敛的目标。
report_design_analysis可以用来对时序问题的根本原因进行分析，进而寻找合适的时序优化方案，达到时序收敛的目的。
一、分析时序违例路径
Vivado工具会优先对最差的路径进行时序优化，最终并不一定成为critical path。因此分析时序违例路径时，并不仅仅关注critical 路径。以下tcl命令可以报告最差的50条setup timing path。
table data-draft-node="block" data-draft-type="table" data-size="normal" data-row-style="normal">
时序报告如下图所示：
首先关注逻辑延时（Logic Delay）和线延时（Net Delay）根据逻辑延时和线延时的比例不同，路径分析方向也略有不同。
1、逻辑延时较长
a)逻辑级数过多（Logic Levels）：一般可以修改代码，增加寄存降低逻辑级数
| 12 | report_design_analysis -logic_level_distribution -logic_level_dist_paths 5000 -name design_analysis_prePlace//分析设计中 |
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