Quartus II 18.0 创建 dcfifo IP 核仿真出现问题 Port 'eccstatus' not found 记录和解决方案

最新推荐文章于 2024-05-10 14:36:06 发布
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分类专栏： FPGA 文章标签： FIFO
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本文链接：https://blog.csdn.net/Linker00/article/details/102871587
版权
在使用Quartus II 18.0进行FPGA开发时，遇到在dcfifo IP核仿真过程中Modelsim报出'Port 'eccstatus' not found'的错误。尽管Quartus II编译无误，但在实例化dcfifo_component模块时因未找到'eccstatus'信号导致问题。解决办法是在FIFP_IP.v文件中将'eccstatus'信号注释掉，从而消除错误。
摘要由CSDN通过智能技术生成

Quartus II 版本如下图所示：18.00 Build 614 04/24/2018 SJ Standard Edition

在工程中例化了一个异步 FIFO 配置信息如下：

仿真时 Modelsim 报出了如下错误：

// # vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cyclonev_ver -L cyclonev_hssi_ver -L cyclonev_pcie_hip_ver -L rtl_work -L work -voptargs="+acc"  FIFO_TEST_TB
// # vsim -gui -l msim_transcript -do "FIFO_TEST_run_msim_rtl_verilog.do" 
// # Start time: 14:05:49 on Nov 02,2019
// # Loading work.FIFO_TEST_TB
// # Loading work.FIFO_TEST
// # Loading work.FIFO_IP
// # Loading altera_mf_ver.dcfifo
// # Loading altera_mf_ver.dcfifo_mixed_widths
// # Loading altera_mf_ve
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