FPGA时序约束分享01_约束四大步骤

最新推荐文章于 2024-06-07 17:43:21 发布

MDY_fpga

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分类专栏：培训文章文章标签： fpga开发 fpga

本文链接：https://blog.csdn.net/MDY_fpga/article/details/123812054

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本文详细介绍了FPGA设计的时序约束四大步骤：时钟约束、input delays约束、output delays约束和时序例外。时序约束的重要性不言而喻，正确的约束顺序是关键，即先时钟约束，再input和output delays，最后处理时序例外。文中针对每一步骤的多种情况进行了深入阐述，包括输入时钟的单端、差分和GT时钟，PLL衍生时钟，以及自定义分频时钟的约束方法。此外，还讨论了input delays的系统同步、源同步（SDR和DDR）以及有数据无时钟场景，output delays的系统同步和源同步（同样涵盖SDR和DDR）等。最后，文章提醒了时序例外的处理，如多周期路径、不需要检查的路径和组合电路延时的特殊处理。

摘要由CSDN通过智能技术生成

- FPGA设计之时序约束四大步骤

作者：潘文明

本文章探讨一下FPGA的时序约束步骤，本文章内容，来源于配置的明德扬时序约束专题课视频。

时序约束是一个非常重要的内容，而且内容比较多，比较杂。因此，很多读者对于怎么进行约束，约束的步骤过程有哪些等，不是很清楚。明德扬根据以往项目的经验，把时序约束的步骤，概括分成四大步，分别是时钟的约束、input delays的约束、output delays的约束和时序例外。

时序约束是有先后的，首先要做时钟约束、其次是input delays约束、再次是output delays约束，最后才是时序例外的约束。这是一个完整的大步骤，也就是说我们在项目开始阶段就可以约束我们的时钟，把我们时钟的频率、周期、来源等等定义好。这一步做完之后，先不要做二三四步。这时候我们要完成我们的设计，要把我们内部的时序都完成之后才做第二步设置“input delays”，比如说我们从外部进来的一个情况。第三步output delays，也就是说要往下游器件发送的一个时序情况。当这一二三步都做完之后，我们在最后项目的阶段才做一个时序例外的情况。时序例外也就是说哪些时序是不需要分析的，这种情况要设置好。最后我们才能把整个时序约束完成。

以上是大的步骤，但事实上每一个步骤又可以细分成很多种情况。例如时钟约束，时钟可以分很多种，一种是差分时钟，一种是管脚进来的时钟、还有我们PLL产生时钟等等。还有一种是有数据但没有时钟的情况。input delays、output delays 也有很多种，我们到底要怎么样去分析，怎么去看。明德扬就把这四个步骤再进行细化，就是根据情况来分别列出来。