FPGA 静态时序分析与约束（2）

项目简述

这里提醒，在看这篇文章之前一定要先把前一篇时序约束的文章看完，前面一篇才是重点，这篇就是一些简单的工具使用。

我们前面的一篇博客已经讲解了FPGA内部、IO接口的延迟约束。对建立时间、保持时间进行了深入的讲解，并且通过几个例子让大家明白了input delay max、input delay min、output delay max、output delay min四个值得计算。那么我们这篇论文得目的就是讲解软件得操作。我们先以Quartus II为例进行讲解，然后讲解Vivado。这样讲解得目的是Quartus II得时序分析工具TimeQuest工具非常标准容易理解。Vivado与Quartus II又十分相似，借助里面得原语又可以得到更深得理解。相当于Vivado与Quartus II的两篇博客综合学习可以更深的理解时序约束概念。等到下篇博客将解时序约束的原语与GUI操作的时候，大家会深有同感。
我们这里认为时序约束的步骤按照下面步骤比较好：

时序约束步骤

Quartus II的时序工具的操作步骤主要如下：
1、打开TimeQuest工具
2、创建时序网表（直接默认即可，不用选择特定的快速或慢速网表）
3、读取SDC文件
4、可以查看报告，也可以加入约束
上述的图形化操作如下：

查看时序报告从Tasks中查看，常见的报告时序操作如下：
1、报告时钟

2、报告最差的路径

3、报告特定的时序：

这是几个常见的时序报告的操作步骤࿰