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RSS订阅转载 win10下通过Docker使用vcs和verdi
本教程通过win10下的docker实现，过程简单，不需要自己进行破解，同时是通过wsl方式实现，比虚拟机效率会更加高一些。镜像是由网友制作的，eetop链接为：http://bbs.eetop.cn/thread-883833-1-1.html转载自 https://www.cnblogs.com/icparadigm/p/13827684.html仅供个人学习使用win10下安装docker在官网找到win10的docker安装包，进行安装https://docs.docker.com/do
2021-05-12 16:00:20
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原创 接口协议（1）----在xilinx 7 系列FPGA上配置LVDS
接口协议（1）----在FPGA上配置LVDS1.0 背景2.0 xilinx 7系列里的lvds2.1 传输模式2.2 模式得选择2.3 数据buffer3.0 lvds 接收端3.1 IBUF3.2 ISERDES3.3 IDDR&ISDR4.0 lvds 发送端4.1 OSERDES4.2 ODDR&ISDR4.3 OBUF5.0 视频传输格式1.0 背景LVDS（Low-Voltage Differential Signaling ,低电压差分信号）是美国国家半导体（Nation
2021-01-19 15:32:58
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原创 数字系统的测试与可测试设计（DFT）
数字系统的测试与可测试设计（DFT）背景介绍1 Defects1.1 名词解释1.2 缺陷种类1.2.1 Physical Defects物理缺陷1.2.2 Shorting Defects1.2.2.1 Gate-Oxide-Shorts1.2.2.2 Bridge1.2.2.1 Open1.2.2.1 Post-fabrication failures2 Fault Modelling（故障模型）2.1 Behavioural level fault model2.2 Functional level
2020-11-07 20:22:05
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原创 ZYNQ异常与中断（二）
ZYNQ异常与中断（三）1.前言2.中断的嵌入式程序实现2.1 底层寄存器的编写2.2 项目模块3.petalinux系统下的中断实现1.前言上一节讲了ZYNQ的异常中断原理，不是特别详细，但也总算把大概的知识体系过了一遍,有了大概的知识体系，就可以开始异常中断的使用了。这里是以ZYNQ7000为例，进行总结。2.中断的嵌入式程序实现ZYNQ7000是一款SOC，所以他的嵌入式开发流程和大部分单片机的开发流程是一样的，总结一下就是以下步骤：在做某一个完整的嵌入式项目时，应该先结合数据手册
2020-10-23 16:41:56
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原创 ZYNQ异常与中断（一）
ZYNQ异常与中断原理实现1.异常原理1.异常原理异常是情况或系统事件，当异常发生的时候，CPU需要停止当前的正常动作，转而去执行异常专用的程序，从而恢复系统的正常状态，这执行的过程称为异常处理15895456942...
2020-10-09 14:22:51
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原创 CRC校验学习文档
CRC校验1.简介2.原理2.1 生成多项式g（x）2.2校验码计算3.CRC校验分类4.串行CRC校验码计算4.1 L FSR的伪随机数4.2 串行计算CRC verilog实现5.并行CRC校验码计算5.1 并行verilog实现1.简介在数字通信的传输过程中, 由于信道存在的噪声、线路间的串扰等各种因素的影响, 造成所传输的信号失真。为了提高通信的可靠性和减少误码率, 通常采用信道编码...
2020-03-19 13:52:57
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原创 ROS机器人物体识别（自用）
ROS机器人物体识别C++文件位置 riki_line_followerC++文件/** MIT LicenseCopyright (c) 2017 Sudarshan RaghunathanPermission is hereby granted, free of charge, to any person obtaining a copyof this software and a...
2020-03-17 16:53:02
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原创 RISC_V循迹小车程序（自用）
RISC_V循迹小车程序C程序C程序因为用的时perfv已经集成好的IDE，里面H文件已经包含好了，所以只有C。位置在E:\project\car_1\car_1\src/************************************************************** ** 本程序展示了蜂鸟的PWM功能，蜂鸟中定义了PWM0、PWM1、PWM2三个PWM控...
2020-03-17 16:18:48
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原创 RISCV——I2C软件测试程序（自用）
RISCV——I2C软件测试程序h文件C文件h文件#ifndef _USER_I2C_H_#define _USER_I2C_H_#include "platform.h"//#include "sys.h"//#include "../app/ALL_DATA.h" //#include "stm32f10x.h" // #include "system_stm32f10x.h...
2020-03-17 16:12:39
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原创 ROS小车移动固定距离or转向固定角度（自用）
ROS小车移动固定距离or转向固定角度#include <ros/ros.h>#include <signal.h>#include <geometry_msgs/Twist.h>#include <string.h>ros::Publisher cmdVelPub;void shutdown(int sig){ cmdVelP...
2020-03-17 15:56:38
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原创 按键消抖原理实现
按键消抖原理模块顶层模块按键消抖模块LED显示模块testbench原理按键做为基本的人机输入接口，在很多电子设计中都能见到，由于机械特性，在按键按下或松开的时候，按键输入值是有抖动的，无论按下去是多平稳，都难以消除抖动，按键消抖方式有很多，本实验主要是通过FPGA计时来消抖。实验中设计了一个计数器，当按键输入有变化时，计时器清零，否则就累加，直到加到一个预定值（例如10ms），就认为按键稳定...
2020-03-17 15:15:42
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原创 uart原理与verilog实现
串口UART1. UART介绍1.1 波特率2.RISCV-UART 特性1. UART介绍UART全称为通用异步接收-发送器，嵌入式中说的串口，一般是指UART口。在传输的过程中，UART传输端将字节数据以串行的方式逐个比特的发送出去，UART接收端诸葛比特地接收数据，然后将其重新组合为字节数据。常见的传输数据格式如图所示：在空闲时，UART输出保持高电平（在早期的发展历史中，电信...
2020-03-16 17:34:35
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原创 RISC_V_外设篇_SPI
SPI--详解原理原理SPI是串行外设接口（Serial Peripheral Interface）的缩写，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，越来越多的芯片集成了这种通信协议，比如AT91RM9200。SPI是MCU中的常用接口模块，以主从方式工作，通常由一个主设备或多个...
2019-11-08 16:44:45
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原创 RISC_V_外设_I2C
I2C--详解1. I2C背景知识介绍2.I2C特点3.I2C原理4.RISC_V I2C Master代码详解5.I2C Slave代码介绍6.I2C工作常用序列1. I2C背景知识介绍I2C总线，全称为Inter-Integrated Circuit（集成电路互联总线），是MCU中常用的接口模块。它是由Philips公司开发的一种简单、双向二线制同步串行总线。它只需要两根线即可在连接于总...
2019-10-15 18:00:27
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原创 Xilinx 7系列时钟篇（UG472）----Clock Manage Title（CMT）
Xilinx 7系列时钟篇（UG472）CMT结构图MMCMs和PLLsCMT结构图MMCM、PLL的功能可以总结为3点：（1）频率综合：将外部输入的固定频率时钟调理成多路可调节频率的时钟。（2）去抖动（百度时钟抖动的含义，这里不具体介绍）。（3）去偏斜（百度时钟抖动的含义，这里不具体介绍）。MMCMs和PLLs7系列设备包含多达24块CMT。MMCMs和锁相环作为频率内部时...
2019-07-26 14:39:01
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原创 多异步时钟设计（3）
重要的设计考虑要求在时钟域交叉（CDC）边界上仔细构建多时钟设计。 本文详细介绍了一些最新策略和最有名的方法，以解决跨CDC边界传递一个和多个信号的问题。 本文包括与CDC验证相关的技术和用于在时钟域之间传递多个控制信号的有趣的2深度FIFO设计。 虽然本文中描述的设计方法通常可以使用任何HDL来实现，但是使用有效的SystemVerilog技术示出了示例。
2019-07-08 14:35:21
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原创 多异步时钟设计（2）
重要的设计考虑要求在时钟域交叉（CDC）边界上仔细构建多时钟设计。 本文详细介绍了一些最新策略和最有名的方法，以解决跨CDC边界传递一个和多个信号的问题。 本文包括与CDC验证相关的技术和用于在时钟域之间传递多个控制信号的有趣的2深度FIFO设计。 虽然本文中描述的设计方法通常可以使用任何HDL来实现，但是使用有效的SystemVerilog技术示出了示例。
2019-07-08 10:56:16
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原创 多异步时钟设计（1）
重要的设计考虑要求在时钟域交叉（CDC）边界上仔细构建多时钟设计。 本文详细介绍了一些最新策略和最有名的方法，以解决跨CDC边界传递一个和多个信号的问题。 本文包括与CDC验证相关的技术和用于在时钟域之间传递多个控制信号的有趣的2深度FIFO设计。 虽然本文中描述的设计方法通常可以使用任何HDL来实现，但是使用有效的SystemVerilog技术示出了示例。
2019-07-07 20:08:25
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原创 Verilog-2001
Verilog-2001标准包括许多增强功能，旨在简化设计，改进设计并减少设计错误。本文详细介绍了Verilog-2001标准中增加的重要增强功能，旨在简化行为建模并提高综合准确性和效率。
2019-06-30 22:18:48
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原创 关于常量和参数的定义
文将详细介绍编码正确参数化模型的技术，详细说明参数和宏定义之间的差异，提供使用宏的参数和参数定义的指导原则，不鼓励使用defparams，以及详细介绍Verilog-2001增强功能以增强编码和使用
2019-06-27 16:17:06
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原创 "//synopsys full_case parallel_case"综合指令的用法
本文详细介绍了“full_case parallel_case”指令的效果，并包含使用这些开关推断出的有缺陷和低效逻辑的示例。 本文还给出了指导方针正确使用这些指令。
2019-06-26 16:04:37
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原创 可综合的有限状态机（2）
本文详细介绍了经验证的RTL编码风格，用于使用符合IEEE标准的Verilog仿真器进行高效和可综合的有限状态机（FSM）设计。 与一个和两个总是块样式相关的重要技术用于编码具有组合输出的FSM，以说明为什么使用两个始终块样式是首选。
2019-06-24 17:10:05
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原创 FPGA----关于延迟的用法
数字设计工程师有时候需要创建具有延迟的模块，本文将对在阻塞赋值、非阻塞赋值连续赋值语句上添加RHS延迟和LHS延迟的设计进行比较。--参考《Correct Methods For Adding Delays To Verilog Behavioral Models》 Clifford E. Cummings
2019-06-20 17:04:51
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原创 非阻塞赋值与阻塞赋值
Verilog语言中最容易被误解的构造之一是非阻塞赋值。 即使是非常有经验的Verilog设计人员也不能完全理解在IEEE兼容的Verilog模拟器中如何安排非阻塞分配，并且不了解应该何时以及为何应该使用非阻塞赋值。 本文详细介绍了如何安排Verilog阻塞和非阻塞赋值，提供重要的编码指南来推断正确的可合成逻辑和详细编码样式，以避免Verilog模拟竞争条件。
2019-06-17 16:13:11
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原创 FPGA----同步复位OR异步复位？
本文将研究同步和异步复位的优缺点。 然后，它将查看每种类型的复位的使用情况，然后提出正确使用每种类型的建议。
2019-06-14 17:09:36
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原创 多异步时钟设计的同步浅谈
设计纯粹的单时钟同步设计是一种奢侈品，很少有ASIC设计师知道。 大多数设计的ASIC都由多个异步时钟驱动，需要特殊的数据，控制信号和验证处理，以确保及时完成稳健的工作设计。
2019-06-13 14:22:30
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原创 可仿真与综合的异步FIFO设计（2）
This FIFO design paper builds on information already presented in another FIFO design paper where the FIFO pointers are synchronized into the opposite clock domain before running "FIFO full" or "FIFO empty" tests. Thereader may benefit from first reviewin
2019-06-11 18:48:39
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原创 可仿真與綜合的異步FIFO設計（1）
This paper will detail one method that is used to design, synthesize and analyze a safe FIFO between different clock domains using Gray code pointers that are synchronized into a different clock domain before testing for "FIFO full" or "FIFO empty" conditi
2019-06-11 12:32:59
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原创 八分频FPGA设计
八分频FPGA Verilog设计顶层模块module siv(clk,pwm);input clk;output reg pwm;reg [2:0] c;always @(posedge clk )beginc<=c+1'b1;pwm = c[2];end endmoduleTestbench文档`timescale 1 ps/ 1 ps module ...
2019-05-12 17:43:15
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原创 可综合的有限状态机（1）
本文对状态机的可综合编码样式进行论述并比较1个always模块和2个always模块的优缺点。参考Clifford的《State Machine Coding Styles for Synthesis》
2019-05-12 17:35:54
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Xilinx7 FPGA和黑金开发板AX7103-讲课版.pptx
2019-08-02
學習資料.7z
2019-06-11
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