jesd209 lpddr sdram(1)

1. 范围

该文件定义了低功率双数据速率(LPDDR) SDRAM的行为规范，包括特点、功能、交流和直流特性、封装和引脚分配。该协议在未来可能会扩展更多的功能。

本规范是JEDEC 定义的兼容 64 Mb 到 2 Gb 的 x16 和 x32位宽的低功耗双数据速率 SDRAM的最低要求。基于本规范所涉及内容将得到所有提供 LPDDR SDRAM 供应商的支持。

该规范书写过程中参考了DDR-I 规范（ JESD79 ）和 DDR2 规范（ JESD79-2 ）的部分内容，通过这一方式，其展示了通用性设计的好处。在所选取的每一个低功耗操作都进行了综合性考虑。这些优点随后被纳入 LPDDR SDRAM 规范中，并将更改纳入功能描述和操作。后续的建议如表 1 所示，将陆续纳入规范中。

LPDDR SDRAM，本文中以下统称为 LPDR1

2 低功率双数据速率（LPDDR）SDRAM器件容量说明

64Mbits = 4Mbits x 16 =67108864bit，(内部容量结构：1Mbits x 16 x 4 banks)；位宽是16位

64Mbits =2Mbits x 32=67108864bit， (内部容量结构：512Kbits x 32 x 4 banks)，位宽是32位

128Mbits = 8Mbits x 16=134217728bit, (内部容量结构：2Mbits x 16 x 4banks)，位宽是16位

128Mbits =4Mbits x 32=134217728bit,（内部容量结构：1Mbits x 32 x 4banks)，位宽是32位

256Mbits = 16Mbits x 16=268435456bit, (内部容量结构：4Mbits x 16 x 4 banks), 位宽是16位

256Mbits = 8Mbits x 32=268435456bit, (2Mbits x 32 x 4 banks) 位宽是32位

512Mbits = 32Mbits x 16 =536870912bit, (8Mbits x 16 x 4 banks), 位宽是16位

512Mbits =16Mbits x 32=536870912bit, (4Mbits x 32 x 4 banks)，位宽是32位

1Gbits = 64Mbits x 16 =1073741824bit，(16Mbits x 16 x 4 banks), 位宽是16位

1Gbits = 32Mbits x 32=1073741824bit， (8Mbits x 32 x 4 banks)，位宽是32位

2Gbits = 128Mbits x 16=2147483648bit, (32Mbits x 16 x 4 banks), 位宽是16位

2Gbits = 64Mbits x 32=2147483648bit, (16Mbits x 32 x 4 banks) ，位宽是32位

2.1 Features 特性

• 双倍数据速率传输数据；即每个时钟周期的上升沿和下降沿均传输数据，即两次数据传输；

• 双向数据选通信号（DQS）作为DQ的参考时钟，与数据一起传输/接收，常用于在接收器中捕获数据；

• 差分时钟输入：CK_t和CK_c，相当于CLK_p和CLK_n

• 在每个时钟的上升沿输入命令；数据和数据掩码参考 DQS 的两个边缘

• 四个内部bank用于同时输出数据的操作

• 写数据的数据掩码（DM）

• 突发长度：2、4或8（16是可选的）

• 突发类型：顺序或交错

• CAS 延迟：3个时钟（2和4是可选的）

• 处于idle 期间，时钟可以关闭

• 具有自动预充电功能用于每次突发传输数据

• 可配置的驱动强度(电流值)

• 具有自动刷新和自刷新模式

• 可选的部分阵列自刷新和温度补偿自刷新

• 深度休眠模式

• LV-CMOS 兼容的输入

• VDD 和 VDDQ：1.8 +/- 0.1 V

2.2 General description

LPDDR SDRAM是一种高速CMOS结构电路，可以动态随机存取数据，内部配置为四个bank的DRAM。不同结果包含的比特数如2所示。

LPDDR SDRAM使用双倍数据速率架构来实现高速读写操作。双倍数据速率架构本质上是一种2n预取架构，其接口设计用于在每个时钟周期传输两个数据字。LPDDR SDRAM的单次读写访问实际上由单次2n位宽、一个时钟周期的数据传输和两次相应的n位宽、半个时钟周期的数据组成。

双向数据选通（DQS）作为DQ参考信号，和数据一起传输至外部设备，同时DQS也用于在接收器处进行数据捕获。DQS是LPDDR SDRAM在READ期间和内存控制器在WRITE期间传输的选通信号。

需要注意的是，DQS上升沿在在READ期间与数据边沿对齐，在WRITE期间与数据的中心点对齐。

LPDDR SDRAM从差分时钟（CK_t和CK_c：CK_t变高和CK_c变低交叉点称为CK的正边缘）操作。命令（包括地址和控制信号）在CLK的每个上升沿有效，而数据写入和读取均参考DQS信号的上升沿和下降沿。

对于LPDR1来讲，读和写都是突发传输的。一般是从选定的位置开始读或者写操作，并以编程的顺序持续对多个cell 进行读写。具体操作host 先发送ACTIVE，紧接着发送READ或者WRITE命令，

一般在伴随ACTIVE命令发送的同时，要访问的BANK以及ROW会同时发送给LPDR，接着发送READ或者WRITE的时候伴随要突发传输的COLOMN。

LPDR1也提供可编程的2、4或8个数据的读写突发方式。一些供应商可能会提供16个可选的突发长度。当突发传输完毕后会启用自动预充电功能，以提供自动行预充电，该自动行预充电会在突发访问结束时作用。

与标准SDRAM一样，LPDDR SDRAM的流水线、多banK架构允许数据读写和预充电同时操作（这里的同时操作时针对不同的行，如果A行被访问后，接着访问B行的数据期间，DRAM内部会对A行进行预充电工作，所以看起来时同时进行的，用户感觉不到“同时”的操作），从而通过隐藏行预充电和激活时间便于提供更高的带宽。

LPDR1也提供了自动刷新模式和省电的下电模式。自刷新模式中包括具有温度补偿自刷新（TCSR）和局部阵列自刷新（PASR）选项，允许用户进一步实现省电功能。TCSR和PASR选项可以通过扩展模式寄存器（EMR）进行编程实现；

所有输入信号都是符合LV-CMOS电平标准的。LPDR1的VDD和VDDQ值为中1.8 V（标称）

如下数据表中包括 JEDEC LPDDR SDRAM 的功能。某些供应商可能会选择通过改进的时间参数或者提供包括可选功能来提供超过此规范规定的内容。用户将会从所有 LPDDR SDRAM 供应商基于本规范所提供的任何系统设计受到受益；相反，寻求使用任何超集规范的用户可以联系个别供应商进行技术支持。

2.2.1 封装

1）LPDR1的单die封装中, 包括一根CS信号（低电平有效） and 两根CKE（时钟使能信号，高电平有效）

在60ball，数据位宽为x16的封装中，最大SDRAM容量为2Gbits，其页大小为2-KByte，最高地址位为A13。

在 90ball，数据位宽为x32的封装中，最大 SDRAM 密度为 2Gbits，也大小为2-KByte时，最高地址位为A13，页大小为4-KByte时的最高地址位为A12。

2）LPDR1的双die封装中，包括两根CS信号（低电平有效） 和两根CKE（时钟使能信号，高电平有效）

在60ball，数据位宽为x16的封装中，最大SDRAM容量为1Gb，最高地址位为A12。

在90ball，数据位宽为x32的封装中，最大SDRAM密度为2Gb，最高地址位为A12。

引脚描述：

注意：上述转移图时缩略版的示意图，用来说明LPDR1可能存在的状态转换和控制它们的命令，而不是所有细节。在涉及多个BANK的具体情况中，没有完全显示全部的细节。

2 Low-Power Double Data Rate (LPDDR) SDRAM Devices (cont’d) 低功耗双倍数据速率SDRAM

2.3 规范中的术语和具体定义

以下是本规范中使用的术语LPDDR200、LPDDR266、LPDDR333、LPDDR370和LPDDR400的定义

LPDDR200：LPDR1的速度等级。其标称的操作（时钟）频率为100 MHz。这意味着虽然设备在一系列时钟频率下操作，但此速度等级包含的时序规格是针对100 MHz时钟频率定制的。相应的标称数据传输速率为每针每秒20000万次传输（MTS）

（1000MT/s 就是：每秒1000兆次数据传输,反映单位时间内的传输速率。即LPDDR SDRAM在时钟频率为100MHz，且时钟上升沿和下降沿都进行传输时，1秒可传输200百万个bit）

LPDDR266：LPDR1的速度等级。其标称的操作（时钟）频率为133 MHz。这意味着虽然设备在一系列时钟频率下操作，但此速度等级包含的时序规格是针对133 MHz时钟频率定制的。相应的标称数据传输速率为266 MTS，即LPDR1在时钟频率为133MHz，且时钟上升沿和下降沿都进行传输时，1秒可传输266百万个bit

LPDDR333：LPDR1设备的速度等级。其标称的操作（时钟）频率为166MHz。这意味着虽然设备在一系列时钟频率下操作，但此速度等级包含的时序规格是针对166 MHz时钟频率定制的。相应的标称数据传输速率为333 MTS。即LPDR1在时钟频率为166MHz，且时钟上升沿和下降沿都进行传输时，1秒可传输333百万个bit

LPDDR370：LPDR1的速度等级。其标称的操作（时钟）频率为185 MHz。这意味着虽然设备在一系列时钟频率下操作，但此速度等级包含的时序规格是针对185 MHz时钟频率定制的。相应的标称数据传输速率为370 MTS。即LPDR1在时钟频率为185MHz，且时钟上升沿和下降沿都进行传输时，1秒可传输370百万个bit

LPDDR400：LPDR1设备的速度等级。其标称的操作（时钟）频率为200 MHz。这意味着虽然设备在一系列时钟频率下操作，但此速度等级包含的时序规格是针对200 MHz时钟频率定制的。相应的标称数据传输速率为400 MTS。即LPDR1在时钟频率为200MHz，且时钟上升沿和下降沿都进行传输时，1秒可传输400百万个bit

3 功能描述

LPDR1是一种高速CMOS，动态随机存取内存，内部配置为4个bank DRAM。这些器件中以下位数：64 Mb有67,108,864位；128 Mb有134,217,728位；256 Mb有268,435,456位；512 Mb有536,870,912位；1 Gb有1,073,741,824位；2 Gb有1,147,483,648位。

LPDR1使用双倍数据速率架构来实现高速操作。双倍数据速率架构本质上是一种2n预取架构，其接口设计用于在每个时钟周期的上升沿和下降沿传输两个数据字（一个字等于16bit=2个byte）。LPDDR SDRAM的单次读写访问实际上由单次2n位宽、一个时钟周期的数据传输和两次相应的n位宽、半个时钟周期的数据传输组成

对LPDR1的读写访问是突发式的；访问从选定的位置开始，并按编程顺序继续进行编程数目的位置。访问以ACTIVE命令的注册开始，然后是READ或WRITE命令。与ACTIVE命令同时发出地址位用于选择要访问的bank和行。与READ或WRITE命令同时发荣的地址位用于选择突发访问的bank和起始列位置。

3.1 Initialization 初始化

LPDR1必须以预先定义好的方式（定义好的状态机）启动和初始化。除了指定的操作程序外，其他操作程序可能导致其处于不确定的操作。如果其电源有任何中断，则应遵循初始化流程重新初始化。初始化的步骤如下所示。初始化流程图如图4所示，初始化流程图如图5所示。

模式寄存器和扩展模式寄存器没有默认值。如果它们在初始化序列中没有写入，可能会导致LPDR1未指定的操作。经过步骤1到11正确初始化完成后才可使用时钟停止功能