Verilog编程

一、门电路

1.1、非门

创建实现"不"门的模块。

代码

module top_module( input in, output out );
assign	out = ~ in;
endmodule

结果

1.2、与门

创建一个模块，实现一个与门。

电路有三个 wire : a,b 以及 out。a，b 信号已经由模块的输入端口驱动，但图中黑色的部分中，wire out 还没有被任何信号驱动。本题要写一个 assign 语句，使 a,b 信号经过与门的输出驱动 wire out 信号。

代码

module top_module( 
    input a, 
    input b, 
    output out );
	assign	out = a & b;
endmodule

结果

1.3、或非门

创建实现 NOR 门的模块。NOR 门是输出倒置的 OR 门。

assign 语句将某个值赋予 wire 信号，这个 value 可以是常量，也可以是一个复杂的逻辑表达式，综合器会综合出相应的逻辑门实现。assign 语句代表的始终是连续赋值，因为当输入信号改变时，输出信号会重新“计算”。和一个逻辑门的工作方式相同，输入改变，输出对应改变。

代码

module top_module( 
    input a, 
    input b, 
    output