VerilogHDL内置基元

26个内置单元。
基本门电路、上拉电阻、下拉电阻、MOS开关和双向开关
（1）多输入门
（2）多输出门
（3）三态门
（4）上拉、下拉电阻
（5）MOS开关：cmos、rcmos、nmos、pmos，rnmos、rpmos
（6）双向开关

基本门

多输入门

具有一个或者多个输入，只有一个输出。
and、nand、or、nor、xor、xnor
实例化语句的语法格式：gate_type #N instance_name(output,input1……inputN)
注：类型必须有，延时和名称可以没有
(1)与门（and）
and 0 1 x z
0 0 0 0 0
1 0 1 x x
x 0 x x x
z 0 x x x
and U1(out1,a,b,c,d);//与门U1，输出为out1，有四个输入a、b、c、d
(2)与非门（nand）
nand 0 1 x z
0 1 1 1 1
1 1 0 x x
x 1 x x x
z 1 x x x
(3)或门(or)
or 0 1 x z
0 0 1 x x
1 1 1 1 1
x x 1 x x
z x 1 x x
(4)或非门（nor）
nor 0 1 x z
0 1 0 x x
1 0 0 0 0
x x 0 x x
z x 0 x x
(5)异或门(xor)
xor 0 1 x z
0 0 1 x x
1 1 0 x x
x x x x x
z x x x x
(6)异或非门（xnor）
xnor 0 1 x z
0 1 0 x x
1 0 1 x x
x x x x x
z x x x x

多输出门

一个输入，一个或多个输出。内置的多输出门有两种：buf（缓冲门）、not（非门）
实例化语句的语法格式：gate_type #N instance_name(output1……outputN,input1)
(1)buf 0 1 x z
0 1 x x
(2)not 01 x z
1 0 x x

三态门

共有三个端口：一个数据输入端、一个控制信号端、一个数据输出端
内置的四种三态门：buffif1(高有效三态门) buffif0(低有效三态门) notif1(高有效三态非门)notif0（低有效三态非门）
gate_type #N instance_name(output,input,control)
buffif0的逻辑表：
buffif0 0 1 x z(控制信号)
0 0 z 0/z 0/z
1 1 z 1/z 1/z
x x z x x
z x z x x

上拉、下拉电阻

一类只有一个端口（输出端口）的器件模型。上拉电阻将输出置为1，下拉电阻将输出置为0
语法形式：pull_type instance_name (output);
pull_type:pull up、pull down

MOS开关

晶体管在Verilog中仅仅被当作导通或者截止的开关。MOS在模型仿真时表现为两种状态：开或关，即导通或者不导通。
注：对于MOS来说，数据只能从输入端流向输出端，并且可以通过设置信号来关闭数据流，所以MOS是单向的。
6种MOS晶体管开关：cmos、pmos、rcmos、rpmos、nmos、rnmos
（1）语法格式：mos_type instance_name(ouput A,inputB,controlC);
mos_type是四种三端口MOS开关之一：pmos、nmos、rpmos、rnmos，包括一个数据输出端、一个数据输入端和一个控制信号输入端
（2）cmos和rcoms有四个端口：一个数据输出端，一个数据输入端和两个控制信号输入端
cmos instance_name(ouputA,inputB,Ncontrol,Pcontrol);
当Pcontrol为0的时候，上半部分的开关被打开
当Ncontrol为1的时候，下半部分的开关被打开

双向开关

通过设计双向开关来实现双向导通。
6种双向开关：tran,rtran,tranif0,rtranif0,tranif1,rtranif1
(1)tran和rtran不能被关断
语法格式：tran insitance_name(signal A,signal B)
(2)其他四种可以通过控制信号关断
语法格式：bidirection_type iinstance_name(signal A,signal B，controlC)
controlC为1打开开关
controlC为0关闭开关