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参考资料:Verilog数字系统设计与FPGA应用
Verilog HDL 系统的设计
步骤:
- 1.把系统划分成模块
- 2.规划各模块的接口
- 3.对模块的编程并连接各模块的系统设计
Verilog HDL 程序的基本结构
module模块名(端口列表)
端口定义:
- input 输入端口
- output 输出端口
- inout 输入输出端口
数据类型说明:
- wire
- reg
- parameter
逻辑功能描述:
- 实例化低层模块和基本门级元件
- 连续赋值语句(assign)
- 过程块结构(initial和always)
endmodule
模块声明:
模块声明包括模块名和端口列表
端口定义:
端口是模块与外界环境的接口