Verilog卷积_Conv函数实现_MATLAB卷积_FPGA驱动VGA显示（3）FPGA_Verilog工程

首先做一个稳定色块弹跳的实验，参照 正点原子 的Verilog教程，进行板子的适配，即可做出色块弹跳实验，为了增加趣味，反弹速度我设置为了不均匀的，左上慢，右下快。

将卷积结果和每一帧的小方块和外边框位置对应即可， vga_hs是行时钟，每一个周期对应显示器一行，显示的是黑色窄外框（rgb值为0）和蓝色边框（rgb = 31=5’b11111）

之后就变成蓝色外框（31），大面积留白（65536），黑色小方格（0）（方格和边框就是我想改变颜色的对象）：

最上面的尖锥就是我卷积的结果，我已经将其连接到小方块颜色控制变量 ，只要尖锥对准小方块和边框即可改变该行的小方块和边框颜色，由于卷积结果输出大多数时候都是0，少数时候变化，得到的视觉效果总是黑色，所以我修改了卷积输出机制，保存每一轮卷积结果，反复输出，这样就能总是看到色块颜色变化了：

输出的平坦处就是边框，尖端就是我们卷积的结果，意味着一个光怪陆离的弹跳方块和变化莫测的边框。。

卷积部分Verilog源码：

//模块：可变长卷积模块
//功能：算两个预设长度的寄存器的卷积结果，寄存器的输入实时更新，卷积结果放在寄存器中，实时输出
//使用方法：输入时钟，低电平复位清空不定态寄存器，load拉高输入即将计算的数值，out拉高输出结果寄存器的数值
module CONV(
input wire reset,//复位，清空所有寄存器
input wire clk,//时钟
//input wire load,//装载，把输入线的数据转进卷积寄存器
//input wire out,//输出控制，拉高输出
input wire  [7:0] CONV_iData0,//输入数据
input wire  [7:0] CONV_iData1,//输入数据
output reg  [15:0] CONV_oData//输出数据
);

parameter LengthOfConv = 64;//卷积长度
parameter InState = 4'b0001,ConvState = 4'b0010,OutState = 4'b0100,ClrState = 4'b1000;

//三个mem类型的寄存器
//mem类型难道是从1开始的？
reg [7:0] CONV_iData0reg[LengthOfConv - 1:0];
reg [7:0] CONV_iData1reg[LengthOfConv - 1:0];
reg [15:0] CONV_oDatareg[2*LengthOfConv - 2:0];


reg [7:0]index0;
reg [7:0]index1;//这两个是初始化，清零用的

reg [7:0]index_input;//输入计数
reg [7:0]index_conv;
reg [7:0]index_conv2;//卷积计数
reg [7:0]index_output;//输出计数
reg [7:0]index_clr;//输出计数

//reg clearflag;//计算结束之后清空卷积结果寄存器标志位
//清空卷积结果的ram，防止它无限的加下去

reg [3:0] state,nextstate;

initial
	 begin
		index0 <= 0;
		index1 <= 0;
		index_input <= 8'b0;
		index_conv	<= 8'b0;		
		index_conv2 <= 8'b0;
		index_output<= 8'b0;
		index_clr <= 8'b0;  
		//clearflag <= 0;
		state <= InState;
		nextstate <= ConvState;
	end

always @(posedge clk)//用若干个时钟周期把卷积输入寄存器和结果寄存器清零
begin
	if(reset == 0)
	begin
		CONV_iData0reg[index0] <= 8'b0;
		CONV_iData1reg[index0] <= 8'b0;
		CONV_oDatareg[index1] <= 16'b0;
		if(index0  == LengthOfConv - 1) 
			index0 = 8'b0;  
		else
			index0 <= index0 + 8'b1;
		if(index1  == LengthOfConv * 2 - 2) 
			index1 = 8'b0;  
		else
			index1 <= index1 + 8'b1;
	end
	else
	begin
		if(state == InState)//输入数据
		begin
			begin
				CONV_iData0reg[index_input] <= CONV_iData0;
				CONV_iData1reg[index_input] <= CONV_iData1;
				index_input <= index_input + 8'b1;
				CONV_oData <= 16'd65535;//转换没有结束的时候，输出为65536
			end
			if(index_input >= LengthOfConv - 1)
			begin
				index_input <= 8'b0;
				state <= nextstate;
				nextstate  <= OutState;
			end
		end
		if(state == ConvState)//计算卷积
		begin
			CONV_oData <= 16'd65535;//转换没有结束的时候，输出为65536
			if(index_conv2  <= LengthOfConv-1 &&index_conv  <= LengthOfConv-1 )
				CONV_oDatareg[index_conv2 + index_conv] = CONV_oDatareg[index_conv2 + index_conv] + CONV_iData0reg[index_conv2]*CONV_iData1reg[index_conv];
			if(index_conv2  == LengthOfConv ) //用于代替for循环嵌套，内层
			begin
				index_conv2 <= 8'b0; 
				index_conv <= index_conv + 8'b1;
			end
			else
				index_conv2 <= index_conv2 + 8'b1; 
				
			if(index_conv  == LengthOfConv )
			begin
				index_conv <= 8'b0; 
				index_conv2 <= 8'b0; 
				//clearflag <= ~clearflag;
				state <= nextstate;
				nextstate  <= ClrState;
			end
		end	 
		if(state == OutState)//输出状态
		begin
			CONV_oData <= CONV_oDatareg[index_output] * 1024;
			index_output <= index_output + 8'b1;
			if(index_output  == LengthOfConv * 2 - 2)//多一个周期，使输出完整，但是会多出来一个越界的现象，也就是一个0（因为我们清零过了）
			begin
				index_output <= 8'b0;  //由于非阻塞赋值的特点，这里需要从0到LengthOfConv * 2
				state <= nextstate;
				nextstate  <= InState;
			end			
		end 
		if(state == ClrState)//清除状态
		begin
			CONV_oData <= 16'd65535;//转换没有结束的时候，输出为65536
			CONV_oDatareg[index_clr] = 0;
			index_clr<= index_clr + 8'b1;
			if(index_clr  == LengthOfConv * 2 - 1 )
			begin
				index_clr <= 8'b0;  
				state <= nextstate;
				nextstate  <= ConvState;
			end			
		end 
	end
end
endmodule

具体参照上文MATLAB仿真和Modelsim仿真：

MATLAB：https://blog.csdn.net/Mr_liu_666/article/details/103372145

Modelsim:https://blog.csdn.net/Mr_liu_666/article/details/103372507