卷积计算的verilog 实现

最新推荐文章于 2024-06-21 20:58:26 发布
最新推荐文章于 2024-06-21 20:58:26 发布
阅读量1.2w 收藏 100
点赞数 10
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_42767056/article/details/88711861
版权

在这里插入图片描述

目录

1.问题分析
2.工作框图
3.工作方式
4.数据选取
5.文件说明
6.端口说明
7.工作说明
8.仿真说明
9.仿真结果
1)波形
2)Transcript
10.Matlab 验证

1. 问题分析

构造一个3 * 3的卷积核，并利用该卷积核完成与6*6矩阵的卷积运算，数据位宽8bit补码数, 结果位宽20bit补码数

卷积的基本过程如下：

对卷积核进行180度翻转（数据读写顺序的调度）将33卷积核的中心对准66矩阵的每个数进行对应数据乘累加得出结果，如此往复作业给出实现结构以及RTL代码

ModelSim SE10.1a

Matlab R2010a

输入数据补码8bit，实际有效7bit，输出数据补码20bit，实际有效19bit，卷积增加位数3*3=9，所以单个乘法最多增加19-7-9=3bit。所以卷积核采用3bit数，即4bit补码数。

2. 工作框图

在这里插入图片描述

在这里插入图片描述

3. 工作方式

系统内置3*3的4bit补码数的卷积核
在这里插入图片描述

外部输入6*6的8bit补码数
在这里插入图片描述

工作过程：系统将反转后的卷积核与上图某一深色数据和其周围一圈进行相乘并相加。直到所有深色部分均进行过卷积操作。

举例如下，对应第一个要进行卷积操作的数D22
在这里插入图片描述

O22= D11*C33 + D12*C32 + D13*C31输出数据为：
   + D21*C23 + D22*C22 + D23*C21
   + D31*C13 + D32*C12 + D33*C11

4. 数据选取

卷积核固定选取为：
在这里插入图片描述

输入数据为：（Data_input.txt 有符号16进制）
在这里插入图片描述

转换成10进制
在这里插入图片描述

5. 文件说明

在这里插入图片描述

6. 端口说明

在这里插入图片描述

7. 工作说明

每次启动后TB读取要卷积的数据，并将此数据传输给CONV，每次传输一个数据即8bit
CONV接收完数据后开始卷积
卷积结束后把数据传输给TB，每次传输一个数据即20bit
在这里插入图片描述

8. 仿真说明

在仿真前Transcript中命令：do wave.do加载预设波形
输出结果在Transcript中查看

9. 仿真结果

  1. 波形
    在这里插入图片描述

  2. Transcript
    在这里插入图片描述

10. Matlab 验证

Matlab验证结果（Matlab_Verify.m）
在这里插入图片描述

与verilog输出吻合

soldier520
关注
专栏目录
基于Verilog搭建一个卷积运算单元的简单实现
安静到无声
09-29 4390
基于Verilog实现卷积神的运算需要，有3个要素，图片信息、滤波器权值信息和大量的乘加运算，一个基本的卷积运算过程如图1所示，本博客是在前文（1. Vivado简单双端口RAM 使用，问题探析和基于verilog的CNN搭建缓存图片数据浅析）分析的基础上，系统的说明具体的实现过程，主要包括代码分析和仿真实现，旨在自我学习记录。为了加深理解，且便于仿真，本实验模拟了一个大小为5×5大小的图片结和2×2的滤波器，注意：本实验没有考虑偏置项。图1 卷积的实现过程图2 图片（左）和滤波器（右）
verilog实现矩阵卷积运算
热门推荐
qq_40738137的博客
05-24 1万+
verilog实现卷积运算 卷积的运算原理 卷积是一种线性运算，是很多普通图像处理操作的基本算法之一。它提供了两个数组相乘的方式，两个数组拥有不同的大小，但是具有相同的维数，生成了一个用于相同维数的新数组。可以用来图像的执行操作，输入一组特定的像素值线性组合成为另一组像素值。在图像处理中常见的msk运算都是卷积，广泛应用于图像滤波。 1.1卷积出现的背景 卷积是在信号与线性系统的基础或背景中出现的...
verilog实现卷积神经网络CNN-源码
10-01
verilog实现卷积神经网络CNN_源码
卷积和池化
最新发布
lbr15660656263的博客
06-21 1007
（1）卷积对于卷积经过某层后的特征图大小计算方式：h2 = （h1-k+2p）/s + 1 w2 = （w1-k+2p）/s + 1总结：卷积输出大小=[（输入大小-卷积核大小+2*Padding）／步长]+1 所以当stride为1时,当卷积核的大小比padding的两倍大1时，可以不改变特征图的尺寸，只改变通道数。卷积的计算过程非常简单，当卷积核在输入图像上扫描时，将卷积核与输入图像中对应位置的数值逐个相乘，最后汇总求和，就得到该位置的卷积结果。不断移动卷积核，就可算出各个位置的卷积结果。
Verilog 实现卷积代码分析
页页读
05-31 7906
代码阅读笔记 code source m_conv_1_1 卷积部分 m_conv_1_1~m_conv_1_18内容都是相同的，计算也是一样的，只是卷积核的值不同。 基本思想是利用移位寄存器实现pipeline模式计算乘加运算。 具体来说，先从rom中取出图片，大小为9696.串行送入864个shift寄存器，这里取卷积核大小为9x9,所以864就是9行的所有像素点数目。 然后，从shift寄存器输入乘法寄存器，使用99个乘法寄存器来存储和卷积核相乘的所有像素值，该过程一共需要9个clk，开始从每行的.
【Verilog】简单二维卷积硬件verilog实现
博观而约取，厚积而薄发
08-31 9199
基本知识： https://blog.csdn.net/appleyuchi/article/details/78597516 https://blog.csdn.net/carson2005/article/details/43702241 代码实现： 本文只是简单的实现，没有做任何加速，可能是没什么用，但可以说明卷积的原理，比如ROM，可以改成用函数 $readmemh("conv_2d.h...
卷积计算的verilog 代码 CONV.v
清爽帅气的博客
03-21 6718
//CONV build in a 3*3 convolution core //for 6*6 input data module CONV( input wire reset, input wire clk, input wire CONV_start, output reg CONV_finish, input wire signed [7:0] CONV_iData, output ...
纯verilog实现CNN卷积网络,包括卷积层，池化层，全连接FC层,vivado2019.2开发，含testbench
05-02
- **卷积层**：可以采用并行处理策略，每个处理单元负责一部分卷积计算，提高计算速度。 - **池化层**：通常较为简单，可以直接硬件实现。 - **全连接层**：可能会用到矩阵乘法单元，通过分布式存储和流水线技术提高...
verilog实现卷积神经网络CNN，包括卷积层，Relu激活层，FC全连接层，pool池化层
04-22
Verilog中需要定义卷积核的大小、步长、填充等参数，并实现相应的乘加运算来计算每个位置的特征值。 2. **ReLU激活层(ReLU Activation Layer)**: ReLU（Rectified Linear Unit）激活函数在神经网络中广泛使用，它...
verilog语言实现汉明、卷积编解码与2FSK调制解调
12-11
在“verilog语言实现汉明、卷积编解码与2FSK调制解调”项目中，开发者使用Verilog实现了关键的通信技术，这些技术在现代通信系统中扮演着至关重要的角色。 首先，我们来讨论汉明码。汉明码是一种纠错编码技术，它...
卷积计算的verilog 代码 wave.do
清爽帅气的博客
03-21 1049
//CONV build in a 3*3 convolution core //for 6*6 input data module CONV( input wire reset, input wire clk, input wire CONV_start, output reg CONV_finish, input wire signed [7:0] CONV_iData, output ...
卷积码编码verilog实现
03-30
卷积码编码的 verilog实现，利用状态机
verilog卷积码
10-14
用verilog编写的卷积码的产生 有详细的仿真图 实现原理
vivado2019.2平台中通过Verilog编程实现mxn维度大小的矩阵卷积运算+代码操作视频
06-06
1.领域：FPGA，矩阵卷积运算 2.内容：vivado2019.2平台中通过Verilog编程实现mxn维度大小的矩阵卷积运算+代码操作视频 3.用处：用于矩阵卷积运算算法编程学习 4.指向人群：本科，硕士，博士等教研使用 5.运行注意事项： 使用vivado2019.2或者更高版本测试，用软件打开FPGA工程，然后参考提供的操作录像视频跟着操作。 工程路径必须是英文，不能中文。
vivado2019.2平台中通过verilog实现CNN卷积神经网络包括卷积层,最大化池化层以及ReLU激活层+操作视频
06-07
1.领域：FPGA，CNN卷积神经网络 2.内容：题目，vivado2019.2平台中通过verilog实现CNN卷积神经网络包括卷积层,最大化池化层以及ReLU激活层+操作视频 3.用处：用于CNN卷积神经网络算法编程学习 4.指向人群：本科，硕士，博士等教研使用 5.运行注意事项： 使用vivado2019.2或者更高版本测试，用软件打开FPGA工程，然后参考提供的操作录像视频跟着操作。 工程路径必须是英文，不能中文。
卷积神经网络加速器及其VerilogHDL代码自动生成设计-综合文档
05-23
卷积神经网络加速器及其VerilogHDL代码自动生成设计
Verilog卷积_Conv函数实现_MATLAB卷积_FPGA驱动VGA显示（3）FPGA_Verilog工程
Mr_liu_666的博客
12-04 1370
首先做一个稳定色块弹跳的实验，参照 正点原子 的Verilog教程，进行板子的适配，即可做出色块弹跳实验，为了增加趣味，反弹速度我设置为了不均匀的，左上慢，右下快。 将卷积结果和每一帧的小方块和外边框位置对应即可，vga_hs是行时钟，每一个周期对应显示器一行，显示的是黑色窄外框（rgb值为0）和蓝色边框（rgb = 31=5’b11111） 之后就变成蓝色外框（31），大面积留白（65...
手写Verilog用FPGA实现实时图像卷积，用Block Ram缓存图像
qq_32010099的博客
03-10 4458
深度学习卷积加速
Verilog | 卷积码实现
qq_45776815的博客
03-07 2252
以（n,k,m）或者（n,k,L）来描述卷积码，其中k为每次输入到卷积编码器的bit数，n为每个k元组码字对应的卷积码输出n元组码字，m为编码存储度，也就是卷积编码器的k元组的级数，称m+1= L为编码约束度m称为约束长度。与分组码不同，卷积码编码生成的n元组元不仅与当前输入的k元组有关，还与前面m-1个输入的k元组有关，编码过程中互相关联的码元个数为n*m。和普通的卷积编码相比，咬尾的方案最大的优点是克服了编码时的码率损失，并且适合迭代译码，不过付出的代价是译码复杂度的增加。其中最重要的就是网络图。
用Verilog写卷积运算
04-28
下面是一个简单的 Verilog 代码示例，用于实现简单的 3x3 卷积运算。假设输入图像大小为 5x5，输出图像大小为 3x3。 ``` module conv ( input [4:0] in_data [0:24], // 输入数据 output reg [2:0] out_data [0:8] // 输出数据 ); // 卷积核 reg [2:0] kernel [0:8] = {1, 2, 1, 2, 4, 2, 1, 2, 1}; // 进行卷积运算 always @(*) begin for (int i = 0; i < 9; i = i + 1) begin out_data[i] = 0; out_data[i] = out_data[i] + kernel[i] * in_data[i]; out_data[i] = out_data[i] + kernel[i + 1] * in_data[i + 1]; out_data[i] = out_data[i] + kernel[i + 2] * in_data[i + 2]; out_data[i] = out_data[i] + kernel[i + 3] * in_data[i + 5]; out_data[i] = out_data[i] + kernel[i + 4] * in_data[i + 6]; out_data[i] = out_data[i] + kernel[i + 5] * in_data[i + 7]; out_data[i] = out_data[i] + kernel[i + 6] * in_data[i + 10]; out_data[i] = out_data[i] + kernel[i + 7] * in_data[i + 11]; out_data[i] = out_data[i] + kernel[i + 8] * in_data[i + 12]; end end endmodule ``` 这段代码使用一个 5x5 的输入图像，进行一个简单的 3x3 卷积运算。卷积核中的数值是预先设定好的。在 always 块中，使用嵌套循环来遍历输入图像中的所有像素，并进行卷积运算。最终的输出是一个 3x3 的图像。
评论 11
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值