从零开始的RISCV架构CPU设计（1）-CPU开源资料说明

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前言

  最近学习了RISC-V架构的CPU设计，然后根据经典的五级流水线架构在Vivado上完成了一个简单的CPU，故开一个新坑记录该CPU的设计过程。
  该CPU实现了RVIM指令集，并可以搭建简单的SOC。
  这个CPU也有致命缺点，就是没有实现JTAG，无法进行调试，在后面会实现。
  目前CPU进度可搭建片上soc，已能够通过Vivado综合，各功能验证无误。
  注:此软核仅用于学习交流，若要进行商用，请务必与作者本人联系！

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一、开源资料说明

  开源资料链接：https://hihii11.github.io/verilog_fly_v_cpu.html
  资料总共提供了两份工程，其一用于软核的仿真，可以观察软核内部信号的变化。
  另一份用提供了一SOC设计实例，使用者可根据自己的板卡和需求修改工程配置，进行比特流烧录。

  在测试例程中给出了CPU和SOC的测试例程，分别用于上述两个工程。

  CPU测试例程
  SOC测试例程

  在编译器中，提供了RISC-V的RARS编译器，具体程序烧录例程参考第五章。