Synopsys
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【SDC时序约束】1.主时钟创建
DC工具在进行综合时,需要根据一个时钟进行时序分析。因此我们需要通过SDC给DC提供一个时钟。时钟创建是必须的,在创建时钟的同时对时钟进行约束,从而确定整个设计的性能和限制外部时钟。原创 2024-04-27 16:54:24 · 255 阅读 · 0 评论 -
【Synopsys工具使用】2.Verdi的使用
看模块有多少层,如果模块不大 $fsdbDumpvars(0);参数填0,如果层数很大,填写3。选择simulation -> Invoke Simulator。Verdi无法自己产生波形,所以需要先用VCS生成,可以按照。右击选中需要查看的模块,然后选择New_Schematic。在命令行中打入 make verdi_v 打开verdi。这表明生成波形后,波形数据被保存到fsdb文件中;输入时长,再点击波形按钮。原创 2024-01-05 16:19:17 · 871 阅读 · 0 评论 -
【Synopsys Bug记录】DC综合报错(显示warning:Unable to resolve reference)
DC综合导致该Warning的原因有很多,如位宽不匹配的Error、读取设计时使用Read信号导致模块没有全部读入、例化模块重新赋值了Parameter参数等。我们只需要将报告中的全部Error解决,该Warning也会随之解决,综合才能够正常进行。原创 2023-11-17 16:17:43 · 1790 阅读 · 0 评论 -
【Synopsys Bug记录】Synopsys工具显示license过期
若没有ens33,则说明linux的网卡因为某些原因未启用,我们需要更改ifcfg-ens33文件;若license问题未解决,或在网卡启动的情况下问题仍存在,则需要重新进行破解。首先查找网络配置,打开终端,输入ifconfig,看是否有ens33。再次运行相关工具,发现license过期问题解决。将 onboot改为yes即可。原创 2023-11-16 22:34:20 · 517 阅读 · 0 评论 -
【Synopsys工具使用】1.VCS使用与Makefile脚本调用
执行 vcs -full64 +vcs+vcdpluson -sverilog -debug_all -f file.list -l vcs.log 指令,对file.list列出的设计文件进行编译。执行 find -name “*.v” > file.list 指令,将目录下的所有.v文件名写入file.list文件中。执行dve -full64 -vpd vcdplus.vpd & 命令,启动可视化界面,并读入波形文件。执行./simv -l vcs.log 命令,对设计文件进行仿真。原创 2023-11-02 21:11:24 · 1456 阅读 · 1 评论