Xilinx FPGA开发环境vivado使用流程

最新推荐文章于 2024-09-01 21:05:08 发布
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分类专栏： FPGA 文章标签： fpga开发
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本文详细介绍了使用XilinxFPGA开发环境Vivado进行项目创建的流程，包括启动Vivado，创建新项目，选择RTLProject，设定FPGA设备，编写Verilog代码，添加XDC管脚约束文件，进行编译生成bit文件，以及最后的下载和调试阶段。
摘要由CSDN通过智能技术生成

Xilinx FPGA开发环境vivado使用流程

文章目录

1.启动vivado

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2.选择Create New Project

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3.指定工程名字和工程存放目录

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4.选择RTL Project

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5.选择FPGA设备

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6.工程创建完成后

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7.开始编写verilog代码

第一步：点击Add Sources按钮
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第二步：选择add or create design sources按钮，即添加设计文件
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第三步：选择create file
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文件新建完成后：
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此时可以定义I/O端口，我们选择自己在程序中编写。
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第四步：在编辑器中编写verilog程序

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8.添加XDC管脚约束文件

XDC文件里主要是完成管脚的约束，时钟的约束，以及组的约束
第一步：新建约束文件
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第二步：创造约束文件
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第三步：编辑管脚约束文件
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其中，
Set_property PACKAGE_PIN “引脚编号” [get_ports “端口名称”]
Set_property IOSTANDARD “电压” [get_ports “端口名称”]

9.编译

第一步：运行Run Synthesis 综合
第二步：运行Run Implementation 布局布线
第三步：运行Generate Bitstream 生成bit文件

10.下载和调试

运行Hardware Manager。

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