ReCclay-CSDN博客

原创【Verilog基础】【计算机体系结构】深入理解Cache一致性（针对多核SoC系统）

【Verilog基础】【计算机体系结构】深入理解Cache一致性

2022-09-07 00:19:09 491

原创【Verilog基础】【计算机体系结构】多核cache一致性

【Verilog基础】【计算机体系结构】多核cache一致性

2022-09-07 00:00:01 520

原创【Verilog基础】【计算机体系结构】简单理解Cache一致性（面试常问）

【Verilog基础】【计算机体系结构】搞懂Cache一致性（面试常问）

2022-09-06 23:43:20 408

原创【Verilog基础】【计算机体系结构】cache的分配策略和更新策略

【Verilog基础】【计算机体系结构】cache的分配策略和更新策略

2022-09-06 23:27:59 904

原创【UVM基础】m_sequencer 和 p_sequencer 概念与区别（面试常问）

【UVM基础】m_sequencer 和 p_sequencer

2022-09-06 13:03:21 1834

原创【UVM基础】uvm_do 做了哪些事情？（面试常问）

【UVM基础】uvm_do 做了哪些事情？

2022-09-06 12:58:58 603

原创【Verilog基础】【总线协议】AHB和AHB-Lite的区别？AMBA2.0和AMBA3.0的区别？目前常见的几种AMBA协议内容？

【Verilog基础】【总线协议】AHB和AHB-Lite的区别？AMBA2.0和AMBA3.0的区别？

2022-08-31 01:41:30 1719

原创【SystemVerilog基础】SV动态数组的方法有哪些？SV队列的方法有哪些？（笔试常考）

【SystemVerilog基础】SV动态数组的方法有哪些？SV队列的方法有哪些？

2022-08-31 00:48:59 958

原创【Verilog基础】“与/或/非”门级电路实现“2选1MUX”、“4选1MUX”、“8选1MUX”、“异或门”、“半加器”

【Verilog基础】“与/或/非”门级电路实现“2选1MUX”、“4选1MUX”、“8选1MUX”、“异或门”、“半加器”

2022-08-24 15:11:19 1045

原创【校招Verilog手撕代码】VL15、使用最少资源实现一个固定输入的乘法器

【校招Verilog手撕代码】VL15、使用最少资源实现一个固定输入的乘法器

2022-08-23 23:24:26 431

原创【Verilog基础】一些时序约束相关的面试真题

【Verilog基础】一些时序约束相关的面试真题

2022-08-23 23:00:38 508 1

原创【FPGA基础】一文搞懂LUT查找表（附笔试/面试真题）

【FPGA基础】LUT查找表（附笔试/面试真题）

2022-08-23 14:44:58 628

原创【校招Verilog手撕代码】（真题）VL14、窄到宽位宽转换实例（串转并）（12bit转16bit，小端模式）（8bit转12bit）（8bit转16bit）（24bit转128bit）

【校招Verilog手撕代码】VL14、位宽转换（12bit到16bit，小端模式）

2022-08-22 11:32:53 877

原创【校招Verilog手撕代码】（真题）VL13、画出代码对应的门级电路（要求使用与、或、非、D触发器实现）（含：异或门、半加器、4选1MUX）

【校招Verilog手撕代码】（真题）VL13、画出对应代码的电路（要求使用与、或、非、D触发器实现）

2022-08-19 01:26:44 422

原创【Verilog基础】【计算机体系架构】SoC启动流程（ARM启动流程）（面试常问）

【Verilog基础】【计算机体系架构】SoC启动流程（ARM启动流程）（面试常问）

2022-08-17 18:35:45 426

原创（待更新）【校招Verilog手撕代码】VL12、巴克码检测器

【校招Verilog手撕代码】VL12、巴克码检测器

2022-08-17 14:45:55 590

原创（待更新）【校招Verilog手撕代码】VL11、统计1的个数

【校招Verilog手撕代码】VL11、统计1的个数

2022-08-17 02:02:00 810

原创（待更新）【校招Verilog手撕代码】VL10、找出高位/低位最先出现1的位置

校招Verilog手撕代码】找出高位/低位最先出现1的位置

2022-08-17 01:58:52 1559

原创【校招Verilog手撕代码】VL9、位宽转换器理论（窄到宽、宽到窄）

【校招Verilog手撕代码】VL9、位宽转换器理论（窄到宽、宽到窄）

2022-08-17 01:22:09 730

原创（待更新）【Quark RISC-V】基于RISC-V的编译环境搭建

【Quark RISC-V】基于RISC-V的编译环境搭建

2022-08-17 00:15:46 221

原创【校招Verilog手撕代码】VL8、握手过程（ready-valid）

【校招Verilog手撕代码】VL8、握手过程（ready-valid）

2022-08-16 19:37:09 1562

原创【校招Verilog手撕代码】VL7、异步复位同步释放

【校招Verilog手撕代码】VL7、异步复位同步释放

2022-08-16 14:22:27 296

原创【校招Verilog手撕代码】VL6、CRC-8校验码

【校招Verilog手撕代码】VL6、CRC-8校验码

2022-08-16 10:44:39 714

原创【校招Verilog手撕代码】VL5、串并转换电路

【校招Verilog手撕代码】VL5、串并转换电路

2022-08-16 03:31:29 255

原创【校招Verilog手撕代码】VL3、循环仲裁器设计（Round Robin Arbiter）

【校招Verilog手撕代码】VL3、循环仲裁器设计（Round Robin Arbiter）

2022-08-14 17:28:39 2556

原创【Quark RISC-V】流水线CPU设计（5）控制冒险的处理

【Quark RISC-V】流水线CPU设计（5）控制冒险的处理

2022-08-13 01:06:24 1354

原创【Quark RISC-V】流水线CPU设计（4）数据冒险的处理（主要解决方案：流水线暂停、数据转发、乱序执行）

【Quark RISC-V】流水线CPU设计（4）数据冒险的处理（主要解决方案：流水线暂停、数据转发、乱序执行）

2022-08-13 00:47:52 1493

原创【Quark RISC-V】流水线CPU设计（3）数据相关与流水线冒险

【Quark RISC-V】流水线CPU设计（3）数据相关与流水线冒险

2022-08-13 00:16:45 261 1

原创【Quark RISC-V】流水线CPU设计（2）理想流水线

【Quark RISC-V】流水线CPU设计（2）理想流水线

2022-08-13 00:00:59 1138

原创【Quark RISC-V】流水线CPU设计（1）流水线概述

【Quark RISC-V】流水线CPU设计（1）流水线概述

2022-08-12 23:48:39 715 2

原创【Verilog基础】异步FIFO不用格雷码会影响FIFO功能吗？异步FIFO读写指针同步带来的延迟会导致设计出错吗？（面试常问）

【Verilog基础】异步FIFO不用格雷码会影响FIFO功能吗？（面试常问）

2022-08-12 13:50:20 923

原创【校招Verilog手撕代码】VL4、4输入排序比较器

VL4、4输入排序比较器

2022-08-11 17:25:26 432

原创【Verilog基础】一文搞懂线性反馈移位寄存器（LFSR）

【Verilog基础】一文搞懂线性反馈移位寄存器（LFSR）

2022-08-11 13:31:50 1956

原创【数字IC验证进阶】SoC系统验证和IP模块验证的区别及侧重点分析

【数字IC验证进阶】SoC系统验证和IP模块验证的区别及侧重点分析

2022-08-10 01:04:47 6503

原创【Verilog基础】关于芯片中信号串扰的理解

【Verilog基础】关于芯片中信号串扰的理解

2022-08-08 00:09:45 497

原创【Verilog基础】PPA优化问题总结（含面积优化、速度优化）

【Verilog基础】PPA优化问题总结（含面积优化、速度优化）

2022-08-07 03:20:17 2585

原创【软件工具使用】【Latex快速上手】VSCode + MiKTeX + SmutraPDF（含正向搜索+反向搜索）

VSCode + MiKTeX + SmutraPDF（含正向搜索+反向搜索）

2022-08-06 17:21:10 734

原创【Verilog基础】DFT（Design for Test）可测性设计的一些基础概念

DFT（Design for Test）可测性设计的一些基础概念

2022-08-05 21:59:04 2044

原创【校招Verilog手撕代码】VL2、固定优先级仲裁器设计（Fixed Priority Arbiter）

固定优先级仲裁器设计（Fixed Priority Arbiter）

2022-08-04 21:00:45 472

原创【校招Verilog手撕代码】VL1、众数统计电路

【校招Verilog手撕代码】众数统计电路

2022-08-03 18:00:11 726

AHB-SRAMC项目RTL模块综合后的电路原理图PDF版

空空如也