Verilog以及VHDL所倡导的的代码准则

写在前面

对于代码准则这个话题，各个公司或者机构都有各自的要求，但是他们之间的统一性在于这样一个目的：

1. 提高代码的可读性，使代码易于理解；
2. 编写代码的统一性，规范代码设计；
3. 使得代码不容易出错。

如果做到这些呢？它们有一些共性，我们最好在编写Verilog以及VHDL时统一这些规则，以便达成共识！

我搜集了互联网上公开的各种资料，对这个话题进行总结如下！

正文

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前缀

i_   Input signal 
o_   Output signal 
r_   Register signal (has registered logic) 
w_   Wire signal (has no registered logic) 
c_   Constant 
g_   Generic (VHDL only)
t_   User-Defined Type  

你有没有遇到过这种情况？

在不太规范的大型工程设计&#x