Verilog初级教程（2）Verilog HDL的初级语法

前言

学习Verilog和学习任何一门编程语言一样，都需要从语法开始，不会语法去学习设计是几乎不可能的，当然从另一门类似语言转来的除外（例如VHDL是你的第一门硬件描述语言）。学会了语法不懂硬件思维也不可以，因为你不能使用软件思维来设计硬件电路。

本系列其他博文：

Verilog初级教程（1）认识 Verilog HDL

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FPGA基础知识极简教程（2）抛却软件思维去设计硬件电路

本文以极简的风格来谈谈这一篇博文的话题，verilog中的初级语法。

正文

注释

Verilog提供了两种注释的方式，分别为：

• 单行注释

//This is a single line comment

当然，你这样写也可以：

/// This is Okay!

这是因为双斜杠后面的都是注释！

• 多行注释

/* this is a
multiple line 
comments!
*/ 

空格

verilog中的空格是起到缩进的作用，基本没有什么要求，你可以使用TAB键，空格键，回车键在代码中的任何位置，它几乎会被语法忽略，但是为了代码的可读性，还是建议遵守一定的规则。

注：空格在字符串中不会被忽略！

例如：

always@(*) begin
//--------
c = a + b;

adder inst_adder(
.