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RSS订阅原创 FPGA之道（总）推荐下这本书以及传递下作者的原话
还记得我第一次读这本书的时候，大概是研一下学期或研二的时候，去学校图书馆看到的，当时学校也仅有这一本书，很厚很大的一本书，看到这本巨作，爱不释手。由于自己也比较喜欢买书，想着下血本网上买一本属于自己的，就搜了下这本书，发现已经买不到了（现在倒是有很多盗版），当时就算是盗版也非常贵。还记得当时，桌子上放着借来的这本书，还有点不好意思，怕别人说自己装逼，可我真的是在认真研读这本书，由于后来由于项目...
2020-03-31 15:56:48
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原创 FPGA之道（77）静态时序分析（三）同步时序逻辑的分析原理
文章目录前言同步时序逻辑的分析原理逻辑锥的概念逻辑锥的划分逻辑锥的求解建立时间求解原理保持时间求解原理一般逻辑锥的求解一般建立时间求解一般保持时间求解前言同步时序逻辑的分析原理FPGA设计中最最常见并且占FPGA设计比重最大的就要数同步时序逻辑了，那么，经过了上一章节中示例的分析，接下来就让我们来简单了解一下针对同步时序逻辑的时序分析原理。逻辑锥的概念以直角三角形的一条直角边所在直线为旋...
2020-03-26 17:46:50
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原创 FPGA之道（76）静态时序分析（二）一道时序分析的例题
文章目录前言一道时序分析的例题解答一：能否正确工作分析解答二：最大时钟速率分析延伸二：最小时钟速率？解答三：保持时间不足情形分析前言本文来自于《FPGA 之道》，在正式讲解时序分析之前，作者给出了一道时序分析的例题，体会下人工分析时序的例子，挺有意思，一起看下。时序分析在FPGA当中，算是有点烧脑的内容，通过都是通过画图的方式理解，比较通俗，毕竟描述起来比较抽象，但是今天这篇博文不通过这种方...
2020-03-25 21:14:38
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原创 FPGA之道（75）静态时序分析（一）基本概念介绍
文章目录前言基本概念介绍常用时间参数介绍tsu建立时间要求建立时间余量th保持时间要求保持时间余量tcoMaximum frequency (or Minimum period)线延迟与门延迟影响延迟的因素温度与电压温度对延迟的影响电压对延迟的影响三种工况时钟信号的偏差描述时钟精度时钟漂移jitterskewslew rate前言本文来自于《FPGA之道》，一起看作者对于时序分析这一专题的理解...
2020-03-24 22:39:45
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原创 FPGA之道（74）Verilog生成语句
为什么要把这一节单独拎出来，因为个人原因，平时觉得用的Verilog生成语句，generate for居多，generate if以及generate case没用过，因此，也没在意过。
2020-03-24 11:57:44
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原创 FPGA之道（73）设计方法学与FPGA程序设计的境界
文章目录前言设计方法学讨论FPGA程序设计的境界前言本文节选自《FPGA之道》。设计方法学讨论当实现一个FPGA项目时，我们的主要工作其实不是敲击键盘编写出华丽丽的HDL代码，恰恰相反，思考如何编写出恰当的HDL代码会占用更多的时间。这就好比写作文前要先打草稿、先列大纲，写作过程中再对写作思路不断修正、斟字酌句一样，在开始FPGA项目的实现以及实现FPGA项目的过程中，也是少不了类似的过程...
2020-03-22 11:05:35
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原创 FPGA之道（72）提高设计的综合性能（四）提高设计的移植性与保密性
文章目录前言提高设计的移植性保持良好的代码风格按照硬件依赖性区分代码少使用专有IP核提高设计的保密性动态配置参数法采用具有保密性的技术前言本文节选自《FPGA之道》。提高设计的移植性移植是一个和重用有些类似的问题，不过还是有些区别。移植主要指的是系统级的拷贝、修改，而重用则主要指的是部分拷贝、修改。FPGA设计经常会涉及到移植的问题，例如公司第一代和第二代产品之间，它们总的来说大同小异，但...
2020-03-22 11:02:45
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原创 FPGA之道（71）提高设计的综合性能（三）提高设计的重用性与易改性
文章目录前言提高设计的重用性构建自己的IP库提高设计的易改性常量参数化模块设计结构参数化模块设计总线参数化规模参数化功能参数化参数化设计的参数管理与组织参数相关性可传递的模块参数化例化参数文件结构前言本文节选自《FPGA之道》。提高设计的重用性如果打算长期从事FPGA项目开发的话，那么你总不希望自己之前花了那么多精力编写、仿真、测试通过的HDL代码都是一次性用品吧。通常来说，我们都希望自己...
2020-03-22 10:58:38
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原创 FPGA之道（70）提高设计的综合性能（二）提高设计的自测性
文章目录前言提高设计的自测性增加测试管脚状态寄存器集虚拟示波器ChipScope&SignalTap自己编写VirtualScope编写激励发生测试模块前言本文节选自《FPGA之道》。提高设计的自测性也许在FPGA设计的板级测试之前，我们已经做了充分的功能和时序仿真，但是仿真毕竟是仿真，它与实际情况之间还是或多或少的存在一定的差距，因此基于FPGA的整个硬件系统必须进行充分的实际上...
2020-03-22 00:48:06
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原创 FPGA之道（69）提高设计的综合性能（一）提高设计的鲁棒性
文章目录前言提高设计的鲁棒性一些影响设计正常工作的原因非法输入环境干扰应对方法之输入预处理应对方法之RAM替换FIFO应对方法之状态机超时跳转应对方法之三模冗余应对方法之全局复位应对方法之静态重构应对方法之动态重构前言本文节选自《FPGA之道》。提高设计的鲁棒性鲁棒即是英文Robust的音译，而鲁棒性也就是健壮性、强壮性的意思。这个世界充满着意外，充满着不可预料的东西，因此，为了让FPGA...
2020-03-22 00:44:14
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原创 FPGA之道（68）原语的使用
文章目录前言原语的使用什么是原语需要使用原语的情况时钟相关原语差分输入、输出原语接口相关原语用原语表示IP核的好处UDP 简介前言本文节选自《FPGA之道》。原语的使用什么是原语原语，英文名称primitive，是FPGA软件集成开发环境所提供的一系列底层逻辑功能单元。由于是底层逻辑功能单元，所以它们往往跟目标FPGA芯片以及芯片厂商紧密相关，因此不同厂商、不同器件的原语往往不能通用。当...
2020-03-22 00:32:50
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原创 FPGA之道（67）代码中的约束信息（四）状态机的相关约束
文章目录前言状态机的相关约束fsm_extractfsm_stylefsm_encodingenum_encodingsafe_implementationsafe_recovery_state前言这是这个话题的第四篇，最重要的前言是本文节选自：《FPGA之道》。状态机的相关约束通常来说，编译器默认的状态机相关约束已经足够满足我们的需求，但也有的时候我们需要对个别状态机做“特殊关照”。此时...
2020-03-22 00:21:38
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原创 FPGA之道（66）代码中的约束信息（三）存储器以及寄存器的相关约束
文章目录前言存储器的相关约束ram_extractram_stylerom_extractrom_style寄存器的相关约束前言这是这个话题的第三篇，最重要的前言是本文节选自：《FPGA之道》。存储器的相关约束与乘法器类似，当我们需要使用RAM或ROM作数据存储时，通常的做法也是调用IP核来进行配置。因此，当涉及到大量不同存储模块调用或修改的时候，我们同样面临着令人头疼的工作。所以，掌握一...
2020-03-22 00:17:05
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原创 FPGA之道（65）代码中的约束信息（二）乘法器的相关约束
文章目录前言乘法器的相关约束use_dsp48mult_style前言这是这个话题的第二篇，最重要的前言是本文节选自：《FPGA之道》。乘法器的相关约束通常，FPGA开发者们无需显式的使用相关的乘法器约束，因为当需要使用乘法器时，一般都会调用集成开发环境提供的乘法器IP核，并在其中完成乘法器的相关配置即可。这也就是说，编译器通常帮我们完成了在HDL中添加乘法器相关实现约束的工作。不过大量I...
2020-03-22 00:10:37
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原创 FPGA之道（64）代码中的约束信息（一）保持约束
HDL中可以加入的约束信息有很多种，本章节就以Xilinx公司的FPGA芯片的集成开发环境为例，介绍一些常用的嵌入到HDL中的约束示例。而其它厂商的FPGA芯片的代码内约束添加方法均是雷同的。
2020-03-22 00:05:31
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原创 No IP specified. Please specify IP with ‘objects’
更新IP时候，出现这个报错：No IP specified. Please specify IP with ‘objects’。这些提示几乎起不到作用，我根本看不出出现了什么错误，没有指明IP？
2020-03-21 18:01:48
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原创 FPGA之道（63）“万能”的查表法
又好几天没更新了，这就是又停止了读书的节奏，终于在毕业论文可以稍微舒缓下来的时候更新了博客，完成一个系列，读完一本书等等都是有印记的，这是很有成就感的事情。
2020-03-18 22:16:10
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原创 Oral English 1: A topic about public transportaion in Chicago.
V: Thanks for coming over.R: No problem, so you need help with your report?V: Yes. I’m writing a report about public transportation in big cities.R: Cool. How can I help?V: You are from Chicago.V...
2020-03-06 00:14:47
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原创 FPGA之道（62）时空变换之空间换时间
时间不够主要体现在以下两方面： 一、规定时间内完成不了任务；二、规定时钟频率下时序分析通过不了。其中，第一个方面主要是算法的问题，碰到这种情况首先应该先考虑进行思路转换，看能否想出更加简洁、高效或适合的算法，如果实在不行，才考虑利用空间换时间的方法。而第二方面才是真正的时间余量不足的问题，需要正式采用空间换时间的思路来解决。
2020-03-04 16:27:21
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原创 FPGA之道（61）时空变换之时间换空间
本小节我们主要关注当空间不够时，该如何通过以牺牲时间为代价，来换取空间方面余量的提升，即时间换空间的方法。当然，FPGA设计中可以运用时间换空间方法的前提条件是此时时间方面必须具有一定的余量。
2020-03-03 16:08:30
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原创 FPGA之道（59）时空变换之时域优化
“没钱的时候有时间，有钱的时候却又没时间”，这世上很多人都有着这样的经历和困惑。而对于FPGA开发者来说，类似的经历和困惑也普遍存在，此时矛盾往往就演变成了“没空间的时候有时间，有空间的时候没时间”。那么怎样做才能达到一个“有刚刚好的钱又有刚刚好的时间”的平衡点呢？本章节将就此展开讨论，并给出一些努力的方向。
2020-03-01 19:02:44
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反馈清零以及反馈置数计数器（内含Verilog HDL代码及文档）
2018-05-19
模60计数器（通过计数器级联得到）
2018-05-19
数字时钟计数器（包含代码及说明文档）
2018-05-19
乘法器的verilog HDL设计汇总
2018-05-15
移位相加乘法器的verilog HDL设计代码
2018-05-15
串行乘法器verilog HDL设计代码
2018-05-15
查表法乘法器verilog HDL设计代码及其测试文件
2018-05-15
复数乘法器的verilog HDL设计代码及其测试文件（修改版）
2018-05-15
向量乘法器的verilog HDL设计代码及其测试文件（修改版）
2018-05-15
复数乘法器的verilog HDL设计代码
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Wallace树乘法器专题研究
2018-05-14
Wallace树乘法器verilog代码
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数字频率计verilog代码
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KC705.rar压缩包
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Spartan-6 Libraries Guide for HDL Designs
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数值分析总览
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8421BCD码计数器（内含文档及Verilog HDL设计代码）
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可逆计数器（内含文档及Verilog HDL设计代码）
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环形计数器、扭环计数器（内含文档及verilog HDL代码）
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空空如也
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