计算机组成原理 实验一 四位加法器设计

实验开发平台：武汉华亨科技公司的EDA/SOPC实验开发平台由NIOSII—EP3C40核心板、EDA/SOPC系统板和HH-SEXT-1扩充子板组成。 

芯片编号：EP3C40F780C8 

软件：Quartus II 64-Bit 13.1.0.162 

1. 启动Quartus 13.1
2. 创建子项目full_adder，芯片选择EP3C40F780C8 

   

3.  新建Verilog HDL File，输入一位全加器代码并保存 

   module full_adder(
   		input a, b, cin, 
   		output sum, cout
   		);
   		assign{cout, sum} = a + b + cin;
   endmodule
   

4. 编译通过后，为当前代码创建符号文件，以便后续调用 

   

    

   

5.  创建顶层项目exp_1，然后点击Project->Add/Remove Files in Project->选择子模块的设计文件->Add->OK 

   

6.  新建Block Diagram/Schematic File，调用符号文件full_adder 

   

7.  绘制四位加法器原理图（这里采用串行进位方式），注意接线细节 

   

8.  进入Pin Planner分配引脚 

   

9.  双击左下角Compile Design编译 

   

10.  通过编译后，双击Programmer Device进入Programmer 
11.  连接USB-Blaster后点Hardware Setup选择硬件，最后点Start将程序烧录到设备上 

    

12. 调试实验箱，观察现象