关于串口通信及其回环测试的学习记录

串口回环测试需要一个顶层文件调用串口传输和接收模块。

下面先介绍串口传输模块: 

        串口传输输入变量：时钟，复位，写使能，8位输入数据，校验方式。

                      输出变量：1位传输数据，准备信号（表示还没有开始传输）

        串口传输思路：串口数据格式是起始位为0，8位有效数据，一位校验位，以及停止位。停止位一般4位左右。 首先通过算出发送一个数据所用的周期（时钟频率/波特率 -1），设定一个计数器，当计满时，状态机跳转下一个状态并传输数据，此处注意写使能生效后，才开始判定起始位，但此时并不知道计数器数值，可能发送起始位数据的时间不够，接收端可能检测不到。解决这个问题的方法有很多，列举两种：

1.加一个状态机状态变化信号。当状态变化时，清零计数器，这样就可以解决起始位发送数据时间不够的问题。

reg [5:0]str;
always @(posedge clk)  str <= st ;
wire st_change = str != st ;

2.写使能有效后，状态机状态变化后，中间加一次状态转变，转变后让计数器计满后，保证发送起始位数据时，计数器从0开始计数。

0:if(wr) st<=8;
//6:if(cnt_of) st<=8;
8 :if(cnt_of)  st<=10; // start 

8位有效数据发送后发送校验位以及停止位。

以下是串口传输的代码：

module uart_tx #(  parameter BAUDRATE = 115200, 
                   parameter FREQ = 200000000 )(

input clk,rst,
input wr,
input check_tx,
input [7:0]din,
output reg txd,
output reg rdy
);
reg [25:0]cnt;
wire cnt_of =cnt==(FREQ/BAUDRATE-1);//need time for send a data 

 wire  data_is_odd=~(^data[7:0]);
reg [5:0]st;
always@(posedge clk )if(rst) rdy<=1;else case(st) 0: rdy<=1;default rdy<=0;endcase//judgment of ready signal

reg [5:0]str;
always@(posedge clk)
  str<=st;
wire st_change= (str!=st);//for status change
always@(posedge clk)
if(rst|st_change) st<=0;else case(st)
0: if(wr) st<=3;
3: if(cnt_of)st<=6;  //start
6: if(cnt_of)st<=9;  //din[0]
9: if(cnt_of)st<=12; //din[1]
12:if(cnt_of)st<=15;//din[2]
15:if(cnt_of)st<=18;//din[3]
18:if(cnt_of)st<=21;//din[4]
21:if(cnt_of)st<=24;//din[5]
24:if(cnt_of)st<=27;//din[6]
27:if(cnt_of)st<=30;//din[7]

30:if(cnt_of)st<=30;//check

33:if(cnt_of)st<=33;//stop
36:if(cnt_of)st<=0;
default st<=0;
endcase
reg[7:0]data;
always@(posedge clk) data<=din;
always@(posedge clk )if(rst)st<=0; else case(st)
0:txd<=1;
3: txd<=0;  //start
6: txd<=data[0];  //din[0]
9: txd<=data[1]; //din[1]
12:txd<=data[2];//din[2]
15:txd<=data[3];//din[3]
18:txd<=data[4];//din[4]
21:txd<=data[5];//din[5]
24:txd<=data[6];//din[6]
27:txd<=data[7];//din[7]

30:case(check_tx) 0:txd<=1; 1: txd<=data_is_odd;2:txd<=~(data_is_odd);endcase//check

33:txd<=1;//stop
36:txd<=1;
default txd<=1;
endcase



endmodule

串口接收模块分析

        输入变量：时钟，复位，准备读信号，一位接收数据

        输出变量：接收到的8位数据，有效信号

       接收模块总体思路：设定状态机，并设置一个寄存器用来打拍缓存一下数据，并通过总线发送接收的数据是否出现出现起始位，来决定是否接收信号。当数据接收完，通过判断数据的校验位来确定数据是否正确。

        接收模块需要关注的是什么时候采信号，通常一个信号，在其中点进行采样，数据比较稳定，所以接收数据时，计数半个周期，来采样数据。

module uart_rx_zhao #(parameter   BAUDRATE = 115200, parameter FREQ=50*1000*1000)(
input clk,rst,
input ready,
input rxd,
input [1:0]check_rx,
output reg [7:0]data,
output reg      valid 
);
reg [4:0]st;
reg f;
reg [25:0]c;
wire half_bit_syn=c==((FREQ/BAUDRATE)/2-1);
always@(posedge clk)
if(rst)begin f<=0;c<=0;end
else 
case(st)
0:begin f<=0;c<=0;end
default:if(half_bit_syn)begin f<=~f;c<=0;end else c<=c+1;
 endcase
 
reg [2:0]rxdr;
reg [7:0]r;
wire data_sample=(half_bit_syn & (~f));

always@(posedge clk)
rxdr<={rxdr[1:0],rxd};
wire negedge_of_rxdr=rxdr[2:1]==2'b10;
always@(posedge clk)
if(rst) st<=0;
else
case(st)
0:if(negedge_of_rxdr) st<=1;else st<=0;
1:if(data_sample) if(rxdr[2]) st<=0;else st<=2;
2:if(data_sample) st<=3;//data[0]  

3:if(data_sample) st<=4;//data[1]
4:if(data_sample) st<=5;//data[2]
5:if(data_sample) st<=6;//data[3]
6:if(data_sample) st<=7;//data[4]
7:if(data_sample) st<=8;//data[5]
8:if(data_sample) st<=9;//data[6]
9:if(data_sample) st<=10;//data[7]
10:if(data_sample)
  case(check_rx)
  1:if(rxdr[2]!=^r[7:0]) st<=11;else st<=12;
  2:if(rxdr[2]==^r[7:0]) st<=11;else st<=12;
  default st<=11;
  endcase//check

11:if(data_sample) st<=13;//check_ok
12:if(data_sample) st<=13;//check_no
13:st<=0;
default st<=0;
endcase

always@(posedge clk) if(data_sample & st==2) r[0]<=rxdr[2];
always@(posedge clk) if(data_sample & st==3) r[1]<=rxdr[2];
always@(posedge clk) if(data_sample & st==4) r[2]<=rxdr[2];
always@(posedge clk) if(data_sample & st==5) r[3]<=rxdr[2];
always@(posedge clk) if(data_sample & st==6) r[4]<=rxdr[2];
always@(posedge clk) if(data_sample & st==7) r[5]<=rxdr[2];
always@(posedge clk) if(data_sample & st==8) r[6]<=rxdr[2];
always@(posedge clk) if(data_sample & st==9) r[7]<=rxdr[2];

always@(posedge clk) if (rst|ready)valid<=0; else if(st==11 )valid<=1;
//always@(posedge clk) if (rst|ready)valid<=0; else if(st==11)valid<=1;
always@(posedge clk)if(rst) data<=0; else if(st==11)  data<=r;

endmodule

最后就是串口回环测试，需要建立一个顶层文件来调用这两个模块，在这之前必须对各个模块功能验证成功，再进行调用，不然很难调试。

module uart_zhao (
input clk,
input rst,
input rxd,
output txd,
//output reg CH1,
//output reg CH2,
//output reg CH3
);
 parameter   BAUDRATE = 115200;
 parameter    FREQ=50*1000*1000;
 wire [1:0]check=0;
 wire [7:0]rx_data;
 wire data_valid;
 
 //always@(posedge clk) CH1<=rxd;
//always@(posedge clk)  CH2<=txd;

//always@(posedge clk)  CH3<=data_valid;
 
 
 
 
 
 
 uart_rx_zhao   #(.BAUDRATE (BAUDRATE), .FREQ(FREQ))uart_rx_zhao1(
.clk(clk),
.rst(rst),
.rxd(rxd),
.data(rx_data),
.check_rx(check),
.ready(data_valid),
.valid(data_valid) 
);

uart_tx_zhao   #(. BAUDRATE (BAUDRATE), . FREQ(FREQ))uart_tx_zhao1(
.clk(clk),
.rst(rst),
.din(rx_data),
.txd(txd),
.wr(data_valid),
.check_tx(check),
.rdy()
);
endmodule

        通过在线串口调试助手可以通过串口发送数据给开发板，接收模块接收的数据直接传给发送模块，之后再发回电脑显示。接收数据有效信号作为写信号和准备信号。

        对于调试技巧，我总结了两点：

     1.可以用逻辑分析仪进行调试，将想要看的信号通过开发板输出到逻辑仪中，直接可以进行查看。分析数据发送接收比较方便。

 2.可以用LED灯来显示信号有无，但是并不能分析时序。

个人收获：通过顶层文件将两个模块调用，并且学会如何查看信号状态，并且懂得数据稳定采集时间在于周期中点，通过顶层可以设置模块的参数。

                  在接收模块中，对于数据信号采集方面，通过一个信号的翻转来确定采样时间。

                但在回环测试中，通过逻辑分析仪采样的信号，发现对串口传输接收时间并没有十分精准，当设定停止位为1时，串口发送的数据有误，之后，对于串口的时序，还要继续研究。