Verilog中的阻塞型(=) 与 非阻塞型(＜=)的对比

     大家好啦，又见面啦！！！很开心在见到大家。

    和以前一样，我们不多赘述，直接上干货！！！

一、阻塞型（=）

   对阻塞型（一般用于非时序的语句中）来说，其可相当于一种串行语句，它会按照你所写的语句顺序执行语句，即：先赋值，在执行块语句，可实现变化的值随时想下的传递。

二、非阻塞型（<=）

  对非阻塞型（一般用于时序电路中）来说，它与阻塞型正好相反。它可以看成一种并行语句，即同时各个语句相当于单独分开执行，上下语句间没有联系，这次的变化只会在下一次来实现。即：先执行块语句，在进行赋值。

同时非阻塞型也不在Verilog动态时间表中，而阻塞型包含在动态时间表中。

 

以下是一种很典型的例子，很好的表现了二者的区别：

                    阻塞                                                       非阻塞