【Vivado那些事儿】Vivado介绍

最新推荐文章于 2024-05-25 09:42:53 发布
最新推荐文章于 2024-05-25 09:42:53 发布
阅读量1.7w 收藏 88
点赞数 11
分类专栏： VX公众号：电子狂人——ID:【DZKR666】 FPGA Vivado 文章标签： vivado fpga xilinx
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/Smart_Devil/article/details/109963778
版权

Vivado介绍

摘要

关于Vivado是什么，就简单一笔带过：一款主流FPGA的IDE，可以实现FPGA的一整套流程，编程、仿真、分析、验证等等，功能不言而喻，其他的就不介绍了，对这些感兴趣的话，可以去Xilinx官网瞧瞧，接下来开始今天的内容。

注：系统Win10，软件版本-Vivado2018.2

设计流模式

Vivado有两种流程设计的模式，分别是工程模式以及非工程模式，这么说可能听不太懂意思，再通俗点讲，工程模式就是直接使用Vivado完成一套设计流程，先创建工程，然后让软件对你的设计文件进行管理，生成报告信息等等，基本上就是自动化操作；非工程模式就是用Tcl命令或者脚本来控制设计流，Vivado就不再对你的文件进行自动化的管理，也不再对相关信息进行报告，但是在每一个设计的阶段你都可以进行新的设计分析以及约束分配，并且将更改后的设计以及约束直接更新到当前的设计流。

启动

直接启动

直接启动是最简单的方法，就直接双击安装完成后出现在桌面出现的Vivado图标，也可在系统的开始界面找然后单击打开，路径大概这样：Start Menu\Programs\Xilinx Design Tools\Vivado 2018.2（对应的版本）

Tcl启动

说下Tcl的两种使用方法：

第一为使用Vivado IDE外的Tcl shell，在上面运行命令或者脚本；

第二个就是在启动的Vivado IDE里进行，在软件环境的底部有个Tcl Console，可以输入Tcl命令，脚本就在菜单栏中：Tools>Run Tcl Script。

上面的直接启动就没啥好演示的了，直接玩玩Tcl Shell，在开始界面于IDE相同的路径找，结果如下：

image-20201121221640698

然后在出现的命令窗口输入： start_gui，回车后就打开IDE的界面了，并在Tcl Console的界面看到刚刚在Shell上的命令：Vivado% start_gui

image-20201121223917263

如果是直接启动的话，就是这样的：

image-20201121224035481

这边就简单这么说下Tcl的东西，真正的操作肯定没这么随便了，需要了解更多Tcl的知识可以参考官方给出的文件：UG894和UG835，文件可在文末自取。

界面介绍

作为一个新人的话，刚打开软件，看着初始界面可能还是会有那么一点懵，“这该咋办？”，让我介绍下这个打开软件后的初始界面：

image-20201121224735045

Quick Start

Create Project

根据创建新工程的向导完成自己工程的创建

Open Project

打开建立好的Vivado的工程文件（.xpr后缀），也还能导入PlanAhead（.ppr）和ISE（.xise）所创建的早期工程

Open Example Project

名字就是打开一个示例工程，点击后还需要自行设置工程名、工程放置的位置、需要的模板和目标板卡（就是选择提供的评估板，比如下图所示的样子），然后确定后就可以生成对应的一个示例工程

image-20201122164901871

简单介绍下这几个工程模板

image-20201122164236197

Base MicroBlaze

一个软核系统，含AXI接口类型的GPIO和UART的外设接口

image-20201122170153668

将Bit文件生成后，Export后就可以启动SDK了，具体可以再看生成后的工程文件提供的简单说明，以下的几种模板就不再多述了。

image-20201122165552265

Base Zynq

Zynq系统的工程，含AXI接口类型的GPIO和BRAM

image-20201122170130591

BFT

一个小型的RTL工程项目，含FIFO、选择器、触发器等功能

image-20201122170221384

CPU(HDL)

大型混合语言的RTL工程项目

image-20201122170820103

CPU(Synthesized)

大型综合网表工程项目，和上面HDL那个版本要实现的功能一样

image-20201122170820103

Wavegen(HDL)

一个小工程，包含了几个IP核，可以拿来简单学习下IP核的使用

在这里插入图片描述

Tasks

Manage IP

可以打开或者创建一个IP相关的工程，然后再配置或者管理相应的IP核，IP目录含Xilinx的、第三方的以及自己创建的IP核

Open Hardware Manager

这个直接打开硬件管理部分，可以通过此部分完成与目标板卡的连接，下程序、逻辑分析仪和串行IO分析仪的功能都有。

Xilinx Tcl Store

Xilinx提供的一个Tcl商店，即用于Vivado设计的Tcl开源代码的存储空间，可以安装Tcl脚本亦可以分享你的。

Learning Center

Documentation and Tutorials

这个我想是很多人想要的，点击后，会通过DocNav显示出官网的文件，直接运行DocNav也可以，官方的教程都在里面，可以直接在线阅读，也可下载到本地，如果在线阅读有问题的，可以检查下自己电脑是否装有PDF阅读器，不然没法阅读。

image-20201122173752350

Quick Take Videos

在DocNav显示官方的视频

Release Notes Guide

这个就是Vivado整个设计套件的一些发行信息，直接会打开UG973文档

Recent Project

这个就是使用的过的工程记录，可以直接通过这个快速打开之前的工程。

添加工具或器件

如果在软件安装完成后，发现自己所需的工具或者器件没安，就可以手动添加，这个在之前的System Generator系列也有讲过，这边再简单说下，在软件的菜单项依次找到：Help>Add Design Tools or Devices；

image-20201121230041467

然后软件就会运行Xilinx的安装器，遇到账户登录界面，就用自己账户登录，没有账号就自己注册个吧~

image-20201122161251633

最后在出现的安装界面选择自己需要安装的，再一路Next，等待安装完成就好了

image-20201122160917420

除Bug

再说个坑，因为我以前的账号密码啥的忘记了，所以重新创建了个，然后昨天就因为遇到以下的问题，懵逼了许久，搞得我电影都没看成了，今天才把它解决掉，如果你也是新创建的账号，或者说创建了账号，但是不曾用过的话，或许以下的内容对你有所帮助，如果直接可以登录的话，可以直接跳过接下来的内容，去文末获取资源了。

在登录的时候确认自己账号密码都对了，但是一直出现以下的错误：Authentication error…

image-20201122161535332

遇事不要慌，先拍个照留念下~

我成功登录的解决方法如下：

1、先在Xilinx官网确定是否该账号能否登录成功。

2、随便找个软件下载的界面

（我找的链接：https://www.xilinx.com/support/download.html）

image-20201122162402885

3、点那个可下载的元素

image-20201122162315884

4、然后会出现让你填写相关个人信息的界面，这些就自己把握了

image-20201122162524301

5、确认必填项填好后，再点Download，具体下不下就看你心情了，我在等待下载提示的界面出现后，就直接关掉相关界面

image-20201122162611275

6、以上步骤完成后，回到刚刚的登录界面重新登录，就成功进入工具和器件添加的界面了

image-20201122163851341

7、要是很不幸又遇到登录卡住啥的，就去任务管理器强关了，重启下这个安装器就好了

小结

本篇主要对Vivado的一些界面元素做了些介绍，更多的是对软件有个了解，然后把遇到的问题顺便解决并一起记录了下来，希望对各位有所帮助，等待本系列下一篇的到来吧~

更多精彩，等你发现~

Smart_Devil
关注
  • 11
    点赞
  • 踩
  • 88
    收藏
    觉得还不错? 一键收藏
  • 3
    评论
专栏目录
vivado简介
08-30
vivado入门介绍 ug897-vivado-sysgen-user
Vivado基础教程
g332273438的博客
04-24 4578
vivado创建项目教程
Vivado 使用教程（个人总结）
最新发布
年糕的博客
05-25 2445
Vivado 是一个功能强大的 FPGA 开发工具，提供了从设计输入到实现、验证、调试和下载的完整流程。本文详细介绍了 Vivado 的使用方法，包括项目创建、设计输入、约束文件、综合与实现、仿真、调试、下载配置、优化技巧等步骤。通过这些内容的学习和实践，可以有效提高 FPGA 设计的性能和可靠性。
FPGA开发软件（vivado + modelsim）环境搭建（附详细安装步骤+软件下载(1)
2401_85015293的博客
05-16 594
（8）license加载，打开“Manage xilinx license s”，点击“Load license”，点击“Copy License”，选择加载license文件即可。b、在modelsim安装路径下有一个modelsim.ini文件，取消只读属性，然后用记事本将其打开，找到“;a、在modelsim安装目录下的vivado仿真库文件夹vivado_lib下找到modelsim.ini文件，打开如下图所示的库路径。（4）选择安装的芯片型号，对于不需要的芯片型号，可以不选，降低安装空间占用。
Vivado安装教程(非常详细)，从零基础入门到精通，看完这一篇就够了
热门推荐
Javachichi的博客
07-17 4万+
现在Vivado已经更新到2022.2了，据说运行程序可以比之前快好多，而且也支持一些新出的元器件，本着好奇的原则，下载下来看看好不好用。之后会更新一些关于Vivado使用或者Verilog代码编写上的分享与总结。希望大家多多支持。新人码字不易，哈哈。 进入正题，Xilinx官网下载软件地址还是很好找的，点击_https://china.xilinx.com/support/download.html_ 现在Xilinx为了避免用户磁盘空间不够，推出网页下载的模式，下载一个200多兆的下载器就可以在联网
Vivado详细使用教程 | LED闪烁示例
Time木的博客
10-18 7523
RTLProject”是指按照正常设计流程所选择的类型，这也是常用的一种类型，“RTL Project”下的“Do not specify sources at this time”用于设置是否在创建工程向导的过程中添加设计文件，如果勾选后，则不创建或者添加设计文件，下面一个不用管。这个文件只用于仿真，不能用于设计的综合和实现。打开软甲------>新建工程------->设计输入------->分析与综合------->约束输入------->设计实现-------->生成和下载比特流。
Vivado的安装以及使用_入门
weixin_42452031的博客
02-16 3万+
Vivado的安装以及使用 零. Vivado简要介绍 Vivado是FPGA厂商赛灵思提供的一款EDA（Electronic Design Automation）工具. 在电子设计自动化方面, 其主要提供了四种功能: RTL代码编写, 功能仿真, 综合(synthesis)以及实现(implementation). 其中, RTL代码编写用于编写设计的HDL描述(利用VHDL和System Verilog两种语言); 功能仿真用于测试编写出的代码功能是否符合预期, 需要编写相关的testbench文件;
什么是Vivado
y_u_yu_yu_的博客
09-26 1万+
verilog是先出的，但是VHDL先成为的IEEE标准（1987，verlilog则是1995），VHDL是美国军方推出的，verilog是私人企业推出。：提供了综合技术分析的功能，是将RTL级设计转化为门级表示的一个过程，将RTL级推演的网表文件映射到FPGA器件的原语上，去生成一个综合的网表文件。可以扩展适应于极大型的设计，因为利用最新共享的可扩展数据模型，可以估算整个流程各个阶段的功耗，时序和占用面积，从而对布线布局和时序进行优化。，可以完成从设计输入、综合适配、仿真到下载的完整FPGA设计流程。
vivado使用方法(初级）
qq_46689721的博客
09-12 1万+
Vavido初次使用
FPGA那些事儿--Modelsim仿真技巧REV6.0_FPGA的仿真_fpgamodelsim仿真_FPGA那些事儿_
09-29
10. 集成与协同仿真：在复杂的系统级设计中，可能需要与其他工具（如Synopsys的Synplify或Xilinx的ISE/Vivado）集成，进行协同仿真，确保所有组件的协同工作。 总的来说，Modelsim作为一款强大的FPGA仿真工具，不仅...
VerilogHDL那些事儿配置笔记
11-28
在这一阶段，笔记可能会介绍如何使用ISE、Vivado、ModelSim等工具进行仿真和综合。 最后，笔记可能会讨论一些高级主题，如SystemVerilog的扩展、IP核的使用、约束驱动设计（CDC）以及形式验证的概念。这些都是现代...
Verilog.HDL那些事儿例程代码
11-28
"Verilog.HDL那些事儿例程代码"的标题和描述表明，这个压缩包可能包含了一系列使用Verilog HDL编写的示例代码，旨在帮助学习者理解和掌握这种语言。 在学习Verilog HDL时，了解基本语法结构是至关重要的。这包括...
course_s3_ZYNQ那些事儿-HLS实验篇V1.03.pdf.7z
03-31
《course_s3_ZYNQ那些事儿-HLS实验篇V1.03》是一份深入探讨ZYNQ系统级芯片（System-on-Chip）在高速逻辑综合（High-Level Synthesis，简称HLS）应用领域的专业教程。该教程内容丰富，旨在为读者提供一个全面了解和...
VerilogHDL那些事儿(FPGA PDF文档)
03-11
在“VerilogHDL那些事儿”这个系列文档中，我们可以期待学习到关于Verilog HDL的基础知识以及如何在实际项目中应用。以下是一些关键知识点： 1. **基础语法**：Verilog HDL的基本语法包括数据类型（如reg、wire）、...
Vivado使用：综合篇（一）：介绍
风中少年的博客
05-23 1万+
整个综合篇的参考文档：《UG901》、《Xilinx新一代FPGA设计套件Vivado应用指南》、《Vivado从此开始》、《XilinxFPGA权威设计指南Vivado2014集成开发环境》等 Vivado工具是一个集成开发环境，包含了综合和实现环境。Vivado可实现自动管理运行数据，并可反复运行。在VivadoIDE中，我们可以： •创建和保存策略（strategies）。 策略...
Vivado综合简介
m0_46498597的博客
03-02 1876
1.1 Vivado综合简介 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）FPGA简介； 4）Vivado综合简介； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。 1.1.3 FPGA简介 FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASI
【FPGA】Vivado软件使用教程
qq_65274042的博客
03-29 2万+
1、启动Vivido，在Vivido开发环境里点击“Create Project”，创建新工程。2、弹出窗口点击“Next”，在弹出的窗口中输入工程名和存放的工程路径，工程名在这里我取的run_led；工程路径不能含有中文字符，路径名也不宜太长。3、点击“Next”后，在后面弹出的窗口，在工程类型中选择“RTL Project”；目标语言Target language中选择“Verilog”。在添加文件窗口中直接点击“Next”，不添加任何文件。在器件选择页面中根据自己使用的FPGA开发板进行选择。
ZYNQ详细设计之VIVADO相关操作
weixin_50835177的博客
04-01 4083
这些外设主要包括 USB 总线接口，以太网接口（ENET），SDI/SDO 接口，I2C 总线接口，CAN 总线接口，UART 接口，GPIO 等。其中BOOT.BIN是由3部分组成的(boot.elf, .bit, fsbl.elf)，boot.elf这个是由交叉编译环境产生的，相当于ssbl，.bit文件是PL使用文件，fsbl.elf这个是fsbl。PS开发有两种方式：即传统的arm的方式和xilinx方法(这个是生成一个elf文件，这个elf文件包括了硬件配置信息(xmp)和裸跑程序(c文件))。
vivado软件介绍
09-10
Vivado是Xilinx公司于2012年推出的新一代集成设计环境。Vivado代表了未来Xilinx FPGA开发环境的变化趋势。与之前的ISE相比，Vivado旨在提高设计者的效率，特别是在28nm工艺的可编程逻辑器件的设计、综合与实现方面。Vivado具有更高的设计效率和更好的性能，为FPGA开发者提供了更多的功能和特性。Vivado软件的当前稳定版本是2017.4。通过Vivado，开发者可以更快地完成FPGA设计和开发，并提高设计的质量和可靠性。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 3
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值