Vivado使用：综合篇（一）：介绍

整个综合篇的参考文档：《UG901》、《Xilinx新一代FPGA设计套件Vivado应用指南》、《Vivado从此开始》、《XilinxFPGA权威设计指南Vivado2014集成开发环境》等

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    Vivado工具是一个集成开发环境，包含了综合和实现环境。Vivado可实现自动管理运行数据，并可反复运行。在VivadoIDE中，我们可以：

•创建和保存策略（strategies）。 策略是命令选项的配置，您可以将其应用于设计运行以进行综合或实现。
•依序生成综合设计和实现，以便顺序或同时在多处理器环境下运行。
•监测综合或实现的进度，查看日志报告和取消运行。

 

   所谓的综合就是将RTL级设计转换为门级表示的过程，并将RTL级推演的网表文件映射到FPGA器件的原语上，生成综合的网表文件，该过程有时候也称工艺映射。Vivado的综合是时序驱动的，并针对内存使用和性能进行了优化。 Vivado开发套件的综合工具支持的可综合的子集如下：

• System Verilog

          IEEE标准的SystemVerilog-统一硬件设计，规范和验证语言（IEEE Std 1800-2012）

• Verilog

          IEEE标准的Verilog硬件描述语言（IEEE Std 1364-2005）

• VHDL

          IEEE标准的VHDL语言（IEEE Std 1076-2002）

          VHDL2008

• Mixed language

              三种语言混合

      与ISE中支持的UCF文件不同，Vivado综合工具已不再支持，而是采用基于集成电路行业标准的SDC（Synopsys design constraints） 。 

      综合的过程主要实现两个功能：逻辑的优化与映射器件原语。

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Vivado开发套件可以：

• 利用综合选项对设计的项目进行综合；
• 在约束窗口中可进行基本的时序约束；
• 利用Check_timing的报告来检验约束是否覆盖了整个设计项目；
• 综合完成后产生的报告可帮助避免最常见的设计错误，以便对设计进行分析和改进；
• 利用clock_interation报告校验约束覆盖时钟域之间 的数据通道。

Vivado IDE的综合环境：

      综合工具使用XDC文件对HDL文件进行综合与优化。只 适用于RTL（HDL）设计流程，EDIF等标准网表望见可以在综合后调用。为了利用约束编辑器，设计文件必须先在没有时序约束的情况下被综合，但是必须有XDC文件。综合工具提供了多种选项设置，可根据需要进行配置。

Vivado IDE综合的流程：

       Vivado开发套件允许设计者根据自己的喜好使用不同的方法运行工具。Vivado支持两种模式：Project mode 和 Non-Project mode。

       基于工程的方法可自动管理设计过程和设计数据，通过GUI（当然也有相应的Tcl操作命令）在Vivado工具中运行完整的设计流程：通过一个运行结构来管理自动的综合和实现过程以及跟踪运行状态。

       基于非工程的方法是设计者选择基于Tcl脚本的编译风格，能够灵活地自己管理源文件和设计的流程（不再由工具自动管理）。该模式下，通过源文件的路径访问源文件；通过存储器中的流程编译设计；通过Tcl命令可以单独运行设计中的每一步（Tcl命令可以设置每一步的参数和实现选项）...

        整个设计都可在两种模式下运行，综合当然也不例外。

关于操作模式可参考《ug 892-Degign Flows Overview》,而关于Tcl命令和脚本，参考《ug835》和《ug894》