什么是Vivado

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Vivado设计套件

Vivado设计套件，是赛灵思（Xilinx）公司最新的为其产品定制的集成开发环境，支持Block Design、Verilog、VHDL等多种设计输入方式，内嵌综合器以及仿真器，可以完成从设计输入、综合适配、仿真到下载的完整FPGA设计流程。

Block Design：分组式，模块化的开发方式

Verilog、VHDL：硬件描述语言。verilog是先出的，但是VHDL先成为的IEEE标准（1987，verlilog则是1995），VHDL是美国军方推出的，verilog是私人企业推出。verilog使用面更广，因为好入手，VHDL不够直观

系统级开发：VHDL好一些
门级开关：verilog要好，更加灵活

内嵌综合器：提供了综合技术分析的功能，是将RTL级设计转化为门级表示的一个过程，将RTL级推演的网表文件映射到FPGA器件的原语上，去生成一个综合的网表文件。（这个过程也被成嗡嗡嗡工艺映射）

vivado的内嵌综合器也是基于ASIC技术，因为ASIC技术经过业界考验，很可靠。可以扩展适应于极大型的设计，因为利用最新共享的可扩展数据模型，可以估算整个流程各个阶段的功耗，时序和占用面积，从而