Quartus ||———基于Verilog HDL的数字秒表设计实验 一、实验目的 二、实验步骤 (一)新建工程 (二)添加设计文件 (三)综合分析与功能仿真 1、综合分析 2、功能仿真 一、实验目的 用Verilog HDL设计一个数字跑表,所需引脚和功能如下: 二、实验步骤 (一)新建工程 在创建好工程名称后,选定芯片类型 (二)添加设计文件 新建Verilog文件,键入代码如下 module n_clk_top( input clk, input reset, input pause, output reg [3