Quartus II——基于Verilog HDL的数字秒表设计

最新推荐文章于 2025-04-22 15:48:37 发布

云开处

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分类专栏：实验 Verilog 文章标签： fpga

本文链接：https://blog.csdn.net/qq_48008050/article/details/117020577

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本文介绍了使用Quartus II通过Verilog HDL设计一个数字秒表的过程，包括工程创建、设计文件添加、综合分析及功能仿真。在仿真中，数字秒表成功计数至10秒。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

一、实验内容

用Verilog HDL设计一个数字跑表，所需引脚和功能如下所示：

二、实验过程

（一）建立工程

在这里插入图片描述

(二)添加设计文件

选择Verilog文件：
代码：

module n_clk_top(
  input            clk,
  input            reset,
  input            pause,
  output reg [3:0] msh,   //百秒十位
  output reg [3:0] msl,   //百秒个位
  output reg [3:0] sh,    //秒十位
  output reg [3:0] sl,    //秒个位
  output reg