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RSS订阅原创 AXI4总线外设式从机实现
引言：上一篇我们完成了一个内存式的从机，实现了对AXI4从机的读写测试。本周我们将实现一个简单的外设式的从机，希望能够解决一些大家的疑惑，并抛砖引玉，希望大家能够做出自己的设计~还是老规矩，后台回复“AXI4”可以领取相关代码，链接将会保持更新。外设式的从机本质上也是一组寄存器的读写，只不过读写寄存器对应了一些特别的动作。本期分享的从机驱动的是一个SPI通信的DA模块，型号是AD5308，8位精度8个通道，目前已经测试成功。理论上来讲在稍微修改的前提下可以兼容其他SPI设备，但是本次分享重点不在于..
2020-09-13 22:20:33
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原创 AXI协议详解（四）
上一篇我们完成了一个内存式的axi4从机的rtl设计，并进行了仿真验证。是不是有点不过瘾呢？本周我们将在ZYNQ中测试一下之前的从机是否真的能满足功能，回复AXI4可以获取最新的rtl设计以及zynq下的测试环境，有条件的朋友可以实际看下效果~先说最重要的部分，本次测试发现之前的从机的几处错误，后台的代码已经更新。首先是hand_ar信号无法拉低的问题，更改过后的代码如下所示，更改过的地方有两个部分：hand_ar拉低的条件(arvalid && arready &&am.
2020-08-31 21:28:35
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原创 AXI4协议详解（三）
上周我们介绍到了AXI4从机的写过程，今天我们继续来实现一下AXI4从机的读过程。相关Verilog代码及环境相比上一篇文章有优化，公众号后台回复AXI4即可获取最新内容。本篇文章结构如下所示，由于AXI4从机的读过程与上一篇中写过程具有较大的相似性，为了节约大家的时间就将其安排在了第二部分，已经了解过的朋友可以直接跳过看仿真验证的结果~一、从机的内部寄存器设计二、AXI4读从机的实现三、仿真验证从机的内部寄存器设计支持AXI4总线的从机大致可以分为两种类型，一种是内存类型的从机（mem..
2020-08-24 16:53:12
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原创 AXI4协议详解（二）
写在前面：上一篇文章我们介绍了AXI4协议各通道的信号构成与握手机制，之后我们将在解析读写过程的同时，手把手教你实现一个从机的读写过程。由于今天的篇幅所限，本篇文章将实现一个从机的写过程，作为协议解析与实现系列的一个开始。回复AXI4可以得到本系列的RTL设计以及仿真环境，链接有实时更新。文章链接：https://mp.weixin.qq.com/s/b87ZkPyX68vYoiMXLjjB9g先说下读完这篇文章的预期结果，也算是一个小作业——完成一个AXI4从机写过程的rtl设计，并使用VIP验.
2020-08-16 21:23:01
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原创 AXI4协议详解（一）
写在前面：AMBA总线协议在SOC设计中的地位是不言而喻的，从本篇文章开始，将会依托于官方手册详解AXI4、AXI4-LITE、AHB、APB等目前最常见的AMBA总线协议，梳理一下其中常用的知识点。本篇为AXI4协议的开篇，更多解析将会在之后继续分享给大家。AXI4协议是amba协议中比较新的一个协议，目前应用的也很广泛。例如在ZYNQ核的ARM与FPGA部分信息交互中就大量应用了AXI4总线协议，官方手册给出了以下几点的AXI协议特点：地址/控制信号与数据处于不同阶段支持非对齐数据传输支持.
2020-08-05 22:21:03
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原创 数字IC前端流程概览及学习资料推荐
写在前面：数字芯片从设计到实现是一个工作细分程度很高的过程，一枚芯片的产生需要数个团队的共同努力才能实现既定的功能。了解芯片的设计流程，有助于大家理解自己的工作定位，更出色地完成自己的工作。本篇文章将简单介绍一下数字IC前端的部分工作内容，并在此基础上推荐了一些笔者认为很经典的学习资料，希望能与各位读者共勉。关注公众号【TechDiary】后台回复“IC资料”，可以获得更多本文相关资料。芯片从设计到实现的过程大致可以分为前端逻辑设计 与 后端物理设计工作。其中：逻辑设计：将声明功能与特性的设.
2020-07-25 22:05:08
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原创 IC设计中的glitch free时钟切换
本次主要分享的内容是时钟切换相关的设计，时钟切换在数字设计中也是很常用的设计，通常有一定的“套路”，本篇文章将会把“套路“拆开给你看。关注公众号【TechDiary】后台回复“时钟切换”，可以获得相关Verilog代码和简单的验证testbench。当我们在设计一些支持多时钟转换的外设驱动模块时，时常遇到需要无glitch切换时钟的情况。我们可以从分析问题的产生开始，再把整个问题拆解开来，逐一解决每个子问题。以下是本篇文章的目录结构：切换时钟时的毛刺是如何产生的为时钟加上一个“开关”为时钟加.
2020-07-21 17:05:34
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原创 一文解决关于建立时间和保持时间的困惑
公众号【TechDiary】，专注技术分享，手把手教你成为技术大神之前介绍数字电路复位信号设计的文章中有提到过很多次建立时间、保持时间的概念，事实上建立/保持时间（setup time & hold time）是同步电路设计中基石一般的存在，因此也成为各大IC公司笔面试当中的必考题。当然刚入门FPGA方向的同学可能对这个概念陌生一点，但是如果想要在FPGA方向有所研究的话，处理建立保持时间违例（Vivado中体现的变量名为WNS & TNS & WHS & THS）是最
2020-07-17 16:17:34
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原创 复位那些事儿
复位那些事儿欢迎关注公众号【TechDiary】，专注原创技术分享当我们进行IC/FPGA设计时，不可避免地会遇到复位信号的设计。复位信号是一个数字系统中基础又重要的设计，设计失误轻则bug频出，重则系统宕机。本文将从以下几个方面讨论复位设计相关的内容：同步复位介绍异步复位介绍异步触发同步释放复位及Verilog设计同步复位介绍顾名思义，“同步”即与时钟同步，也就是说，复位信号与时钟有特殊的相位关系。这样的复位信号将建立在满足系统的建立时间、保持时间的基础上，我们不需要担心它会引起电路中的
2020-07-15 09:53:37
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空空如也
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