IC/FPGA基础
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数字IC前端流程概览及学习资料推荐
写在前面:数字芯片从设计到实现是一个工作细分程度很高的过程,一枚芯片的产生需要数个团队的共同努力才能实现既定的功能。了解芯片的设计流程,有助于大家理解自己的工作定位,更出色地完成自己的工作。本篇文章将简单介绍一下数字IC前端的部分工作内容,并在此基础上推荐了一些笔者认为很经典的学习资料,希望能与各位读者共勉。关注公众号【TechDiary】后台回复“IC资料”,可以获得更多本文相关资料。芯片从设计到实现的过程大致可以分为前端逻辑设计 与 后端物理设计工作。其中:逻辑设计:将声明功能与特性的设.原创 2020-07-25 22:05:08 · 4264 阅读 · 0 评论 -
IC设计中的glitch free时钟切换
本次主要分享的内容是时钟切换相关的设计,时钟切换在数字设计中也是很常用的设计,通常有一定的“套路”,本篇文章将会把“套路“拆开给你看。关注公众号【TechDiary】后台回复“时钟切换”,可以获得相关Verilog代码和简单的验证testbench。当我们在设计一些支持多时钟转换的外设驱动模块时,时常遇到需要无glitch切换时钟的情况。我们可以从分析问题的产生开始,再把整个问题拆解开来,逐一解决每个子问题。以下是本篇文章的目录结构:切换时钟时的毛刺是如何产生的为时钟加上一个“开关”为时钟加.原创 2020-07-21 17:05:34 · 1682 阅读 · 0 评论 -
一文解决关于建立时间和保持时间的困惑
公众号【TechDiary】,专注技术分享,手把手教你成为技术大神之前介绍数字电路复位信号设计的文章中有提到过很多次建立时间、保持时间的概念,事实上建立/保持时间(setup time & hold time)是同步电路设计中基石一般的存在,因此也成为各大IC公司笔面试当中的必考题。当然刚入门FPGA方向的同学可能对这个概念陌生一点,但是如果想要在FPGA方向有所研究的话,处理建立保持时间违例(Vivado中体现的变量名为WNS & TNS & WHS & THS)是最原创 2020-07-17 16:17:34 · 8235 阅读 · 7 评论 -
复位那些事儿
复位那些事儿欢迎关注公众号【TechDiary】,专注原创技术分享当我们进行IC/FPGA设计时,不可避免地会遇到复位信号的设计。复位信号是一个数字系统中基础又重要的设计,设计失误轻则bug频出,重则系统宕机。本文将从以下几个方面讨论复位设计相关的内容:同步复位介绍异步复位介绍异步触发同步释放复位及Verilog设计同步复位介绍顾名思义,“同步”即与时钟同步,也就是说,复位信号与时钟有特殊的相位关系。这样的复位信号将建立在满足系统的建立时间、保持时间的基础上,我们不需要担心它会引起电路中的原创 2020-07-15 09:53:37 · 714 阅读 · 0 评论