复位那些事儿
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当我们进行IC/FPGA设计时,不可避免地会遇到复位信号的设计。复位信号是一个数字系统中基础又重要的设计,设计失误轻则bug频出,重则系统宕机。本文将从以下几个方面讨论复位设计相关的内容:
- 同步复位介绍
- 异步复位介绍
- 异步触发同步释放复位及Verilog设计
同步复位介绍
顾名思义,“同步”即与时钟同步,也就是说,复位信号与时钟有特殊的相位关系。这样的复位信号将建立在满足系统的建立时间、保持时间的基础上,我们不需要担心它会引起电路中的亚稳态。一个典型的同步低有效复位可以用下面的图表示:
其中,信号有如下的对应关系:
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clock:同步时钟
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rst_syn_n:同步复位信号
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rst_valid_n:实际复位有效信号
先说结果,从图中可以看到,触发器对复位信号采样后,采样出了一段复位有效信号(reset valid),同步复位成功。但是细心的朋友可能会发现rst_syn_n与rst_valid_n的跳变时刻与时钟上升沿并不对齐,这也是同步复位最为优势的