3.3组合电路的综合

开场白：

由形式化描述得到逻辑电路图即为综合，有各种各样的综合工具，本节仅介绍由真值表/逻辑表达式得到逻辑电路图的综合方式。动辄百万级的数字系统设计，如今的数字系统设计者不再需要进行分立级逻辑电路，但是学习这些基础知识是“感觉”到实现的优劣以及进行优化的前提。

3.3.1电路描述与设计

真值表——>组合逻辑电路：直接用标准和或者标准积，得到实现

逻辑表达式——>组合逻辑电路：直接画，简单的捏~

两者对比：一般来说用逻辑表达式比较合适，但是逻辑表达式难以处理所谓的“偏僻事件”，即需要常识再能得出输出结果的描述，用真值表更合适

3.3.2电路处理

回答两个问题：

1. 进行什么处理：将与、或门转换为与非、或非门
2. 为什么要进行处理：CMOS技术中，处理后的实现更快

3.3.3组合电路最小化

1. 为什么要最小化：经济
2. 最小化的理论基础：term·Y+term·Y'=term
3. 用肉眼观察逻辑表达式来直接化简不现实，所以，用3.3.4的卡诺图

3.3.4卡诺图

1. 什么是卡诺图：将表达式转换为最小项列表，用2^n个方格表示
2. 化简步骤：写出逻辑表达式的最小项列表，并将对应的各自标成1，然后按照主蕴含项的方式画圈（圈要大且少）；画圈之后，写出每个圈的主蕴涵项的乘积项（变了的去掉，不变的写成X(1) / X'(0);
   
   ps：【质】【主】蕴涵项的概念：每一个1对应的最小项都是蕴含项，一个圈内的蕴涵项的公公部分即为主蕴涵项，唯一包含一个最小项的主蕴含项为质主蕴涵项；卡诺图化简的结果即为主蕴涵项的相加
3. 实际中，用卡诺图最小化的最大规模规模为6，再大的话就会很复杂且效果不好
   扩展：了解一下FPGA的查询表