FPGA学习笔记（一）：三段式状态机

1.状态机简介

状态机可根据控制信号完成预定的状态转换，由组合逻辑电路和寄存器组成，可由状态转换表或状态转换图描述。

输出只和当前状态有关而与输入无关成为More型状态机，输出和当前状态、输入都有关称为Mealy型状态机。

2.功能需求

本例采用CPLD： MAX V 5M240ZT100C5，目的是通过两个按键key1和key2控制一组引脚的输出状态，该组引脚作为控制信号控制一组继电器，分断一组高压线路。key1按下时系统关闭，引脚输出全为0；key2按下时系统开启，引脚输出全为1。

状态转换图如下：

3.分析

• 按键按下检测与消抖
• 三段式状态机：一段 状态转移——仅负责状态的刷新；二段 判断下一状态——仅负责下一状态的判断；三段 状态输出——仅负责根据不同状态输出不同电平。
• 复位功能

4.代码

module state_ctl(
	input clk,				//时钟信号
	input rst,				//复位信号，低电平有效
	input key1, 			//按键，低电平表示按下
	input key2,
	output reg [3:0] led_output,//LED输出指示
	output reg [3:0] pin_output //引脚输出
);

 
//参数
localparam on_state  = 4'b0010,//状态机状态2
           off_state =