ViV587的博客

原创 full case parallel case

https://zhuanlan.zhihu.com/p/410412547

转载 FPGA重要设计思想

https://www.cnblogs.com/BruceLone/p/5366216.html

转载 快速开平方取倒数的算法

Quake-III Arena (雷神之锤3)是90年代的经典游戏之一。该系列的游戏不但画面和内容不错，而且即使计算机配置低，也能极其流畅地运行。这要归功于它3D引擎的开发者约翰-卡马克（John Carmack）。事实上早在90年代初DOS时代，只要能在PC上搞个小动画都能让人惊叹一番的时候，John Carmack就推出了石破天惊的Castle Wolfstein, 然后再接再励，d...

转载 详解大端模式和小端模式

详解大端模式和小端模式一、什么是大端和小端二、数组在大端小端情况下的存储三、为什么会有大小端模式之分呢？一、什么是大端和小端Big-Endian和Little-Endian的定义如下：1）Little-Endian就是低位字节排放在内存的低地址端，高位字节排放在内存的高地址端。2）Big-Endian就是高位字节排放在内存的低地址端，低位字节排放在内存的高地址端。两个具体例子：1）16...

转载 485通讯接口与232接口的区别

一、485通讯接口与232接口的区别RS-232、RS-422与RS-485都是串行数据接口标准，最初都是由电子工业协会(EIA)制订并发布的，RS-232在1962年发布，命名为EIA-232-E，作为工业标准，以保证不同厂家产品之间的兼容。RS-422由RS-232发展而来，它是为弥补RS-232之不足而提出的。为改进RS-232通信距离短、速率低的缺点，RS-422定义了一种平衡通信接口...

转载 组合逻辑电路＆时序逻辑电路

逻辑电路根据是否包含记忆元件，分为组合逻辑电路和时序逻辑电路。组合逻辑电路不包含记忆元件，某时间点的输出（逻辑函数值）仅取决于当时的输入。含有记忆元件的逻辑电路被称为时序逻辑电路。在组合逻辑电路中，当前的输出只取决于当前的输入。而在时序逻辑电路中，只知道当前的输入并不足以确定当前的输出。也就是说，时序逻辑电路是一种过去的电路状态也会对输出产生影响的逻辑电路。时序逻辑电路分为同步时序逻辑电路和异...

原创 FPGA中，避免使用latch的原因

1、锁存器容易产生毛刺2、锁存器在ASIC设计中应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。3、锁存器的出现使得静态时序分析变得更加复杂...

原创 ring ring ring

Descriptor Chain 描述符链，就是把描述符组成一条链，描述符中有着指向下一个描述符的指针。Descriptor Ring 描述符环，就是把描述符组成一个环，即将链的首位相接。那么，环比链有什么优势呢？比如说，我们需要几个小包组成一个大包发出去，我们就需要多个描述符分别去描述这几个小包，然后将这几个描述符组成链，这个描述符链就可以用来描述大包。用这种方式，我们需要几个描述符...

转载 抽象、封装、继承、多态

抽象：从同类型对象中抽象出它的共同属性和行为形成类封装：把数据和处理数据的方法分到一个类里面去继承：在已有类的基础上去产生新的类多态：在有继承的环境下，超类和子类，或父类和子类，它们都能响应共同的消息，但是它们响应消息的具体时间和办法，可以是3不同的...

原创 名词解释

FPGA Field Programmable Gate ArrayISE Integrated Software EnvironmentEDK Embedded Development KitXPS Xilinx Platform StudioSDK Software Development KitBSB Base System BuliderELF File Execu...

原创 关于全局时钟引脚和局部时钟引脚以及BUFG和BUFR

Place:645 - A clock IOB clock component is not placed at an optimal clock IOB site. The clock IOB component <I_Ad9783_8_Dco_p> is placed at site <AY35>. The clock IO site can use the fast ...

转载 线性相位

https://baike.baidu.com/item/%E7%BA%BF%E6%80%A7%E7%9B%B8%E4%BD%8D/360642?fr=aladdinhttps://wenku.baidu.com/view/73e9ace559f5f61fb7360b4c2e3f5727a5e92474.htmlhttps://blog.csdn.net/tommy1295/article...

原创 异步复位，同步释放

对于复位情况下的亚稳态，常常是由于恢复时间（Recovery Time）和移除时间（Removal Time）不满足造成的。最常用的处理方式是采用异步复位，同步释放。采用第二级寄存器输出作为全局复位信号输出，模块如下：module rst( input I_Clk, input I_Rst_n, //异步复位输入 output O_Sys_Rst_n //异步复位，同...

转载 从D触发器说明建立时间和保持时间

原文：http://www.cnblogs.com/zhtxwd/archive/2011/12/31/2309176.htmlD触发器：工作原理：~SD和~RD为触发器的异步置0、置1端。它们不受时钟信号的控制，一旦有效，触发器马上被强迫置0或置1，正常工作时，~SD和~RD均处于高电平状态。下面分析异步置0、置1输入无效时，电路的工作情况。1. 在CLK=0期间，触发器...

转载 线性反馈移位寄存器（LFSR）实现

转：https://blog.csdn.net/u014395662/article/details/79315037/http://m.elecfans.com/article/606437.html线性反馈移位寄存器 = 移位寄存器 + 组合逻辑反馈●用处：产生伪随机序列、数据压缩、计数器、数据编码解码等等●好处：具有速度和面积优势 ●特点： ★产生伪...

原创 m序列反馈系数

原创 协议的实现为什么称为协议栈

分层模型使得协议的实现很像一个栈。push应用层push传输层push网络层push链路层pop链路层pop网络层push网络层push链路层pop链路层pop网络层pop传输层pop应用层...

原创 静态时序分析

常用的静态时序分析结构图：时序图如下：红色虚线之间的是建立时间和保持时间，在这段时间内数据应保持稳定不变。其中clk1是前一级触发器的时钟，clk2是后一级触发器的时钟。clk2相对于clk1存在一定的偏斜Tclk_skew。我们在在后一级触发器的第一个时钟上升沿分析保持时间，在后一级触发器的第二个时钟上升沿分析建立时间。首先来分析建立时间。事件1到事件2之间的时间为T...

原创 uart、i2c、spi

uart i2c spi 接口 2 分别是TX和RX 2 分别是SCL和SDA 4+ 分别是SS、SCLK、MOSI和MISO 同步 不传时钟，异步 同步 同步 主从模式 点对点 主从模式，从机地址由SDA传输 主从模式，从机由SS选通 ...

原创 分布式RAM有比BLOCK RAM更好的时序性能

RT

转载 关键路径逻辑和非关键路径逻辑放在不同模块

模块划分时，要将关键路径逻辑和非关键路径逻辑放在不同模块，这样在 综合时就可以对含有关键路径的模块做速度优化，而对含有非关键路径的模块做面积优化，而如果把它们都放到同一模块里，就不能对它们使用不同的综合策略。模块划分时，要将相关的组合逻辑放在同一模块，这样在综合时可以对其进行优化，因为综合工具通常不越过模块的边界来优化逻辑。...

转载 进程

转自：深入理解计算机系统 当我们在一个现代系统上运行一个程序时，会得到一个假象，就好像我们的程序时系统中当前运行着的唯一的程序。我们的程序好像是独占地使用处理器和存储器。处理器就好像是无间断地一条接一条地执行程序中地指令。最后，我们程序中的代码和数据好像是系统中唯一的对象。这些假象是通过进程的概念提供给我们的。进程的经典定义就是一个执行中的程序的实例。系统中的每个程序都是运行在某个进程...

转载 （转）#ifdef __cplusplus extern "C" { #endif //一段代码 #ifdef __cplusplus } #endif

https://blog.csdn.net/chenguoguo512/article/details/79787044一般的样式是这样的：#ifdef __cplusplusextern "C"{#endif.......#ifdef __cplusplus}#endif首先，__cplusplus是cpp中的自定义宏，那么定义了这个宏的话表示这是一段cpp的代码...

转载 （转）失落的C语言结构体封装艺术及__packed 关键字 的作用

http://blog.jobbole.com/57822/https://blog.csdn.net/GZZXBCXM2005/article/details/78163001struct {    char a;    //1byte    int b;    //4byte    char c[2]    //2byte    double d;    //8byte}St...

原创 UART轮询与中断模式

使用轮询方式发送：1、检查TxFIFO是否为空。等待直到TxFIFO为空。2、向TxFIFO写数据。如果要发送的数据大于64字节，则先将64字节写入。3、写入剩下的字节。有两种方法：a.检查TxFIFO是否为非满，如果为非满，则写入一个字节，直到写完要发送的数据。b.检查TxFIFO是否为空，如果为空，则跳到2，直到写完要发送的数据。使用中断方式发送：1、禁用TxFIFO空中断...

原创 FPGA的全局复位网络

之前在写FPGA模块的时候总是习惯性地加上复位，现在看来这并不是一个好习惯。WP272在Xilinx FPGA中实现的设计不需要插入全局复位网络，对于绝大多数设计而言，配置后所有触发器和RAM的初始化状态比任何逻辑复位都要全面。因为没有任何未定义的内容，所以没有必要为仿真插入复位。应识别必须真正复位的系统的关键部分，并且必须像在同步电路中的任何其他信号一样仔细地控制在启动或运行期间的那...

原创 FPGA两种实现除法的方法和一种实现平方根的方法

1、基于减法的除N / D = Q + R设N共M位。step1：将R各位置零，令n = 0。step2：将R左移一位，并将N[M-n]移入R的最低位。step3：R - D。step4：若R - D为正或零，令Q[M-n] = 1，R = R-D；            若R - D为负，令Q[M-n] = 0，R = R。step5：n++。step6：重复...

原创 基于DSP48的FIR滤波器

UG073

原创 两种并行结构的FIR

Transposed FIR：该结构优点为Low Latency，从图中可以看出，latency为3个时钟周期。但当抽头数比较多时，该结构输入的采样信号扇出很大，高扇出会导致NET delay较大，不利于时序收敛。Systolic FIR：由于输入采样信号扇出小，因而该结构能达到最佳的性能。当阶数大于一列中DSP48E个数时，性能会受路由限制。但该结构latency比较大，阶数...

原创 单个DSP48E实现MACC FIR

分为三个模块：control_logic、ramb18_wrapper、dsp48e_wrapper。control_logic主要实现对其他两个模块的控制操作，如地址生成、写使能控制、opmode转换等操作。ramb18_wrapper主要存放抽头系数和采样数据。dsp48e_wrapper主要进行乘累加操作。资源消耗如下： 最大频率可达500MHz。可对采样...

原创 always块的形式与综合结果

fdc：带有异步复位，不带使能端（使能不有效时输出保持不变，即使能的else语句中值保持不变，否则不会综合为使能）always@(posedge I_Clk or negedge I_Rst_n)begin if(~I_Rst_n) O_Dout &lt;= 1'b0; else O_Dout &lt;= I_Din;endalways...

原创 SSD读写性能差别

首先列举一个典型的固态硬盘的性能特性：读 写 顺序读吞吐量 250MB/s 顺序写吞吐量 170MB/s 随机读吞吐量 140MB/s 随机写吞吐量 14MB/s 随机读访问时间 30us 随机写访问时间 300us      随机读和写的性能差别是由底层闪存基本属性决定的。一个闪存由B个块的序列组...

原创 Verilog Operators

以virtex-5为例。Operators（操作符）分为 Arithmetic、Bitwise、Logical、Replicate/Concatenate、Shift、Unary Reduction。1、Arithmetic// The following are the arithmetic operators as defined by the Verilog language....

原创 妨碍编译器优化的因素

编译器会对程序进行优化，这种优化是安全的优化，即对于所有可能的情况，优化后的程序和未优化的程序具有相同的行为。两种因素会妨碍编译器对程序的优化。1. 存储器别名使用void twiddle1(int *xp, int *yp){ *xp += *yp; *xp += *yp;}void twiddle2(int *xp, int *yp){ *xp +=...

原创 win10安装CCSv8,mcsdk,seedxds560v2,软仿

系统环境：Windows10安装工具：CCS8.2.0.00007_win32、bios_mcsdk_02_01_02_06_setupwin32、SEED-XDS560v2 Driver安装路径：*\ti1、安装CCSv8关闭杀毒软件、断开网络连接。运行ccs_setup_8.2.0.00007.exe。next。next。不知道选什么就select al...

原创 Verilog 有符号数与操作符运算

本来以为算术右移">>>"一定会保留符号位的，但今天用modelsim仿真时遇到一个很奇怪的问题。算术右移有时会保留符号位，但有时却补零，具体何时会出现哪种情况没仔细研究过。解决办法：当用到算术右移时，将操作数定义为有符号数。对于使用其他操作符运算时，同样如此。在看了Verilog标准后发现：有两种移位操作，逻辑移位（>> and <&lt...

转载 RRU射频拉远单元

在大型通信系统设备中，如3G/4G无线基站中的RRU（Radio Remote Unit）和BBU（Base Band Unit），FPGA担当了重要的角色。以RRU为例，其全称是射频拉远单元，FPGA在该设备里主要实现4个关键功能：1、发射链路处理：把数字基带信号进行上变频（Digital Up Conversion）、波峰因子降低（Crest Factor Reduction）以及数字预失...

原创 case条件为高阻状态或不确定状态时的输出

case(din) 2'b00: dout &lt;= 2'b00; 2'b01: dout &lt;= 2'b01; default: dout &lt;= 2'b11;endcase在always@(posedge clk)块中，当din为2'bxx时，dout输出值为2'b11。如图：注意：modelsim仿真在最开始处，rst_n有一个下降沿（r...

转载 FPGA 乒乓操作

https://blog.csdn.net/Times_poem/article/details/51398468?locationNum=6http://xilinx.eetop.cn/?action-viewthread-tid-483918

原创 Xilinx DCM（Virtex-5）

1. 概述Virtex-5 FPGA中的数字时钟管理器（Digital Clock Managers，DCM）提供了广泛而又强大时钟管理功能，如时钟偏移校正（Clock Deskew）、频率合成（Frequency Synthesis）、相移（Phase Shifting）、动态重配置（Dynamic Reconfiguration）。1.1 时钟偏移校正DCM包含一个延迟锁定环（DL...