verilog中if-else和case的比较

比较if-else_if-else和case:

1、if(a==2'b00)

            语句1；

     else if(a==2'b01)

            语句2；

     else

            语句3；

     case(a)

        2'b00：    语句1；

        2'b01：    语句2；

        default:    语句3；

     endcase

    在这种情况下，判断条件中只有一个能满足，不管先判断哪个条件，都不影响结果，即可视为不存在优先级关系。两者综合后的RTL和Tech结果一样。

2、if(a==1'b1)

            语句1；

      else if(b==1'b1)

            语句2；

      else

            语句3；

      case({a,b})

            2'b10:        语句1；

            2'b01:        语句2；

            default:      语句3；

     endcase

    这种情况下，将else-if中的条件视为b==1'b1&&a!=1'b1，两者逻辑就不一样，没有比较的必要。case语句可改为如下形式。

3、case({a,b})

            2'b10:        语句1；

            2'b01:        语句2；

            2'b11:        语句1;

            2'b00:        语句3；

     endcase

    这种情况下，RTL结果可能会不一样，但Tech结果一样。

其他：

1、无复位置位端
2、同步置位或复位（if语句将0或1赋给输出），将最外层if语句作为复位或置位端。 FDR(同步D触发器)
3、异步复位或置位，必须要有if(!rst_n) data_out <= 1'b0 来复位或置位(1置位0复位) FDC(异步D触发器)

4、异步复位端接入了可变的数值。LPM_DFF

有点乱，以后有空再整理。