一、实验电路图、状态图、程序代码、仿真代码、仿真波形图(可以只写出核心功能代码,代码要有注释)
电路设计思路:按照分频要求和流程图,写出各部分子模块代码。遵循流程图要求,1000Hz的clk_1kHz信号首先得到中间变量SEL,再由SEL通过子模块得到DIG和data,最后由data得到SEG显示出来。
二、引脚分配表(电路中的信号名称->主板器件名称->引脚号PIN)
信号名 | 主板器件 | PIN | 信号名 | 主板器件 | PIN | |
DIG[3] | SEG0 | PIN_119 | SEG[5] | b | PIN_100 | |
DIG[2] | SEG1 | PIN_126 | SEG[4] | c | PIN_104 | |
DIG[1] | SEG2 | PIN_115 | SEG[3] | d | PIN_111 | |
SEL[1] | Key7/SW7/LED15 | PIN_44 | SEG[2] | e | PIN_106 | |
SEL[0] | Key6/SW6/LED14 | PIN_39 | SEG[1] | f | PIN_110 | |
data[3] | Key5/SW5/LED13 | PIN_42 | SEG[0] | g | PIN_103 | |
data[2] | Key4/SW4/LED12 | PIN_32 | ||||
data[1] | Key3/SW3/LED11 | PIN_33 | ||||
data[0] | Key2/SW2/LED10 | PIN_30 | ||||
clk_in | CLK0/IO10 | PIN_88 | ||||
clk_1kHz | Key1/SW1/LED9 | PIN_31 | ||||
SEG[6] | a | PIN_112 |
三、编译报告
Top-level Entity name | Family | Device |
zsy_2327_5 | Cyclone IV E | EP4CE6E22C8 |
Total logic elements | Total registers | Total pins |
35/6,272( <1% ) | 20 | 18/92( 20% ) |
Total memory bits | Embedded Multiplier 9-bit elements | Total PLLs |
0/276,480( 0% ) | 0/30( 0% ) | 0/2( 0% ) |