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原创 [SystemVerilog验证]第4章：连接设计和测试平台

【代码】[SystemVerilog验证]第4章：连接设计和测试平台。

2023-08-10 21:18:15 55 1

原创 [Verilog] 5种结构：assign, initial和3种always

3.3）生成时序逻辑的always @ (posedge clk or negedge nRst)，a必须为reg，且必须使用。非阻塞赋值属于并行执行语句，即下一条语句的执行和当前语句的执行是同时进行的，它不会阻塞位于同一个语句块中后面语句的执行。3.1) 不可综合且不含@的always语句，要求clk为reg，使用 =3.2）生成组合逻辑的always @ （*）,要求a为reg，必须使用 =2）不能综合的initial语句：要求a必须为reg，使用。，必须使用 = ，综合后为组合逻辑。

2023-08-10 20:31:06 619 1

原创 [SystemVerilog验证]第3章：过程语句和子程序

3）参数的传递方式可以指定为引用而不是复制，input/output/inout就是通过复制，ref就是通过引用（ref只能用于automatic属性的任务和函数）。如果不想修改数组的值，可以使用const ref，确保应用的数组不被子程序修改。5） module和progarm中的子程序默认是static，而class中的子程序默认是automatic。需要注意，在任务里面修改ref变量，修改的结果对调用它的函数随时可见；1）使用**void’**表示调用函数并且忽略它的返回值，如。

2023-07-27 21:40:20 53 1

原创 [SystemVerilog验证]第二章：数据类型

system verilog

2023-07-25 21:53:27 56

原创【Cadence 17.2】从入门到精通_ 第五章原理图的绘制

绘图工具下图中红框所示为绘图工具，其主要用于原理图中绘制各种标注信息和图形，只起到说明和修饰作用，不具有任何电气意义。除此之外，还可以使用菜单栏的”Place”→“Picture”命令放置图片，使用的”Place”→“Title Block”放置标题。原理图库新建原理图库，在项目管理器界面的菜单栏选择“Files”→“New”→“Library”即可在工程中加入后缀名为“.olb”的库文件。加载原理图库，在项目管理器窗口中“Library”文件夹上单击右键，选择“Add File”命令，选择库文

2022-04-13 20:17:17 2443

原创【Cadence 17.2】从入门到精通_ 第四章原理图设计基础

原理图分类a) 简单原理图设计，即只由单张图纸构成；b) 平坦式原理图设计，由多张图纸拼接而成，在空间结构上是在同一个层次的电路，只是分布在不同图纸上，每张图纸通过页间连接符连接起来，不同图纸依靠相同名称的页间连接符进行电气连接；c) 层次式原理图设计，多张图纸按一定层次关系构成，一般现在一张图纸上用框图的形式设置顶层电路，在另外的图纸上设计每个框图所代表的子原理图。PCB各个组成部分与原理图上电气符号的对应关系a) 元器件：原理图中的元器件符号主要由元器件管脚和边框组成，其中元器件管脚需要和实际

2022-04-13 13:35:39 2714

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