system verilog
UVM冲冲冲
这个作者很懒,什么都没留下…
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[SystemVerilog验证]第4章:连接设计和测试平台
【代码】[SystemVerilog验证]第4章:连接设计和测试平台。原创 2023-08-10 21:18:15 · 55 阅读 · 1 评论 -
[SystemVerilog验证]第3章:过程语句和子程序
3)参数的传递方式可以指定为引用而不是复制,input/output/inout就是通过复制,ref就是通过引用(ref只能用于automatic属性的任务和函数)。如果不想修改数组的值,可以使用const ref,确保应用的数组不被子程序修改。5) module和progarm中的子程序默认是static,而class中的子程序默认是automatic。需要注意,在任务里面修改ref变量,修改的结果对调用它的函数随时可见;1)使用**void’**表示调用函数并且忽略它的返回值,如。原创 2023-07-27 21:40:20 · 53 阅读 · 1 评论 -
[SystemVerilog验证]第二章:数据类型
system verilog原创 2023-07-25 21:53:27 · 56 阅读 · 0 评论