[Verilog] 5种结构:assign, initial和3种always
3.3)生成时序逻辑的always @ (posedge clk or negedge nRst),a必须为reg,且必须使用。非阻塞赋值属于并行执行语句,即下一条语句的执行和当前语句的执行是同时进行的,它不会阻塞位于同一个语句块中后面语句的执行。3.1) 不可综合且不含@的always语句,要求clk为reg,使用 =3.2)生成组合逻辑的always @ (*),要求a为reg,必须使用 =2)不能综合的initial语句:要求a必须为reg,使用。,必须使用 = ,综合后为组合逻辑。
原创
2023-08-10 20:31:06 ·
815 阅读 ·
1 评论