Error: Syntax error near ‘else‘Error: Verilog 2000 keyword ‘else‘ used in incorrect context

报错

Error: Syntax error near 'else'Error: Verilog 2000 keyword 'else' used in incorrect context.

大意：错误指出在使用“else”关键字时上下文不正确。

错误原因：cout <= 0; sum <= 0;为两个语句块！

如果使用语句块，则需要用到  “ begin ...........end ”  语句

错误改正：

这样就不报错了！

总结：

当  " if......... < else if > ..........else........... "  中有多个语句时要使用  “ begin ...........end ”  ！