三位BCD计数器的设计

目的

1. 进一步掌握VHDL语言的基本结构及设计的输入方法。

2. 学习七段数码管显示译码器的设计。

内容

1. 设计实现一个3位BCD计数器，将其结果显示在7段码显示器HEX2—0上。

2. 通过使用DE2-115上的50MHZ时钟信号来驱动计数器，使其每隔一秒进行计数。

3. 使用按钮KEY0作为电路的清零信号。

原理

异步递增二进制计数器递增计数器就是每输入一个脉冲就进行一次加1运算，而二进制计数是输入脉冲个数与自然二进制数有对应关系。异步计数器是在做加1计数 时是采取从低位到高位逐位进位的方式工作的。因此其中的各个触发器不是同步翻转的。按照二进制加法计数规则，每一位如果已经是1，则再计入1时应变为0， 同时向高位发出进位信号，使高位翻转。若使用下降沿动作的触发器（此时该触发器应接成计数状态，例如JK触发器使J=K=1）组成计数器，只要将低位触发 器的Q端接到高位触发器的时钟输入端即可。当低位由 时，Q端的下降沿正好可以作为高位的时钟信号CP。

操作

1．创建一个Quartus II 工程，用来在DE2-115上实现预期电路。

2．写出预期电路的VHDL代码。

3．将VHDL文件包含进工程并编译。

4．仿真电路来检测其功能。

5．分配引脚。