a52228254的博客

最近做了一个项目，项目中有一个图像的前处理部分，具体实现的功能包括1.颜色空间转化（nv12->rgb）2.图像的resize（4k->480*360）3.scale和减均值（（x-a）/b+c）类似这样的操作你觉得从头开始用RTL写需要多久，我觉得如果你没有现成的IP，自己一点一点写，再加调试时间不会太短，至少应该个把月，这还得是对熟手吧那用xilinx的 vitis library呢，3天，是不是挺夸张了，而且是3天后都上板了，而且结果正确，想不想学学先上github

本节文章参考的代买为xilinx github上vitis 的事例工程，主要是讲解如何写用户自己的rtl kernel，具体参考链接如下：https://github.com/Xilinx/Vitis_Accel_Examples/blob/master/rtl_kernels/rtl_vadd/src/hdl/krnl_vadd_rtl.v话不多说，直接上顶层的rtl代码。本节事例是...

最近的工作主要是围绕vitis平台，持续开发了将近半年多的时间，从sdx的2018.3到目前的vitis 2019.2. 中间也历经了3个版本，从内部版本到最终的vitis面世，也看到了软件的非常多的进步。现在的工作是要将内部的RTL kernel要作为Vitis的库发布，整个的开发过程中也的确遇到了好多问题，对于一个新手来说尤其是只会软件或者只会FPGA的开发人员来说的确会比较麻烦，整个过程...