FPGA图像处理相关
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从事FPGA数字图像、视频处理相关
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FPGA之4K图像处理
最近手里忙着一个项目,关于4K的图像处理,也做2个月了,感觉里面有一定的深度,给自己专门开一个版块,用于记录在4k解码卡的调试过程中所遇到的问题。整体功能:fpga接收到ts流后,经过一定步骤的预处理后,发送给海思4k解码芯片,解码芯片通过hdmi接口,将数据发送给fpga,fpga通过专用的hdmi ip接收数据,逻辑内部将4k(3840*2160)数据进行分割,通过4*3G SDI接口对外原创 2017-08-26 21:09:42 · 4331 阅读 · 2 评论 -
fpga hdmi接收和发送部分调试
接着上一部分开始写,一下都是自己在实际调试过程中遇到的问题或者是想法先科普点hdmi基础知识,hdmi一般会有4对差分线,其中3对传输数据,1对为随路时钟,scdc接口,hdcp接口,其中比较重要的是scdc接口,不但需要读取sink端的edid信息,再hdmi 2.0时还需要通过scdc接口配置sink端 control register,因为在初始状态下,sink端默认为hdmi1.4原创 2017-08-26 21:42:15 · 6280 阅读 · 0 评论 -
4k图像分割技术
为什么要进行4k图像分割?4K图像来自HDMI传输,当输入源为4K50P/60P时,HDMI输入输入数据速率达到18Gbps,实际的有效数据也在8G多,如果想要将如此大的数据对其它设备传输,需要一个快速的传输方式,会对fpga或者硬件设计人员造成较大的困扰。如果对4K图像进行分割,则传输4K图像数据时,可以用多条低速的传输线路代替一条高速的传输线路,fpga或硬件设计人员较为容易的设计。原创 2017-08-26 21:59:36 · 6543 阅读 · 0 评论 -
transceiver 接收和发送重配调试
这里首先说下什么是重配,其次阐述为什么要进行重配。解答:在fpga的高速收发器的使用过程在最开始的配置页面常常需要确定此收发器的接收或发送速率,收发器的参考时钟,往往当参数固定后,在后续的应用过程中会在此设定的速率下工作,但是当外部输入的速率发生变化时,此时已经配置好的收发器的速率就不能正常的接收或发送数据了,此时就需要人为的改变收发器的速率或参考时钟,达到重新配置transceiver的原创 2017-08-26 21:44:57 · 3313 阅读 · 0 评论 -
4k视频画面分割器
最近接触的项目都是和视频图像处理相关,尤其是4k图像相关,准备好好的把手里做过的东西写一写,主要也是怕自己忘了项目名称:4k视频分割器板卡主要包括:2块海思芯片,一块altera A10(270),一组ddr项目名字是自己起的,不过实现的功能正如项目名字,2块海思通过hdmi和a10相连,还有一路hdmi输入连接到a10芯片,a10芯片对外共有5路hdmi输出,海思负责视频解码,视频源通过外部网口...原创 2018-04-18 23:37:57 · 1799 阅读 · 1 评论 -
4*3G SDI子图像协调控制
快1年没更了,这一年发生了挺多事,换了家公司,感觉人也开始慢慢懈怠了,看了看自己身边的人,感觉一个一个慢慢都更加优秀了,觉得自己还差的很多,自己以前准备写的系列也没写完,趁着自己对以前做的东西还有印象,赶紧都记下来吧图像的分割方式如下:两种分割方式如上图所示,你可以想象为1幅3840*2160的图像,分解成为4幅1920*1080的图像,这4幅自图像通过3G SDI对外传输,而分...原创 2019-04-14 23:11:43 · 1738 阅读 · 0 评论 -
ddr图像存储之时基矫正部分
又到了月更的时间了,翻了翻以前写的博客,发下fpga之4k图像处理中的时基矫正部分还没有写,本次就写这不分了。首先说说什么叫时基矫正,为什么要进行时基矫正。先来个简图吧,也好理解。你可以把ddr想象成为一个大的fifo,实质上就是在处理图像的异步时钟为题,你可以这样的想以下,一般情况下,输入的时钟是由串化器解串而来,输出的时钟是本地晶振产生,虽然你的输入和输出的时都有可能是14...原创 2019-09-21 22:00:23 · 618 阅读 · 0 评论