verilog与VHDL相比

最新推荐文章于 2024-07-07 10:40:04 发布
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文章标签： fortran signal 编译器 c++ c
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verilog与VHDL相比 

verilog与VHDL相比的优点
二者的关系仿佛C与FORTRAN,具体而言:
1 verilog的代码效率更高:
  比较明显的对比:
       VHDL在描述一个实体时采用entity/architecture模式,
       verilog在描述一个实体时只需用一个"module/edumodule"语句块.
 此外verilog的高效性还在很多地方体现出来;
2 verilog支持二进制的加减运算:
     VHDL在进行二进制的加减运算时使用conv_***函数或者进行其他的定义,总之必须通知编译器;verilog直接用形如"c=a+b"的表示二进制的加减运算;
3 综合时可控制性好:
VHDL对信号不加区分地定义为"signal",
而verilog区分为register类型的和wire类型的;
但是也有人支持VHDL,认为verilog和VHDL的关系仿佛C和C++.

aaaaatiger
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Verilog HDL 和 VHDL 的比较
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